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J-GLOBAL ID：200903042563825561

半導体装置および半導体集積回路装置

Inventor： 寺内 衛 ,  稗田 克彦
Applicant, Patent owner： 株式会社東芝
Agent (1)： 木村 高久
Gazette classification：公開公報
Application number (International application number)：1992204052
Publication number (International publication number)：1994053513
Application date： Jul. 30, 1992
Publication date： Feb. 25, 1994
Summary：

【要約】 (修正有)【目的】 微細でかつ高性能のSGT(ゲート電極取巻き型トランジスタ)を提供すると共に、集積化が容易で製造の極めて容易なFET集積回路を提供する。【構成】 P-型Si半導体基板10表面に形成された溝によって分離された半導体柱状突起1の頂部と、下部とに、拡散層からなるソース領域13及びドレイン領域14を形成し、半導体柱状突起の側壁にゲート電極12を形成したSGT構造のトランジスタにおいて、基板10と半導体柱状突起1との境界部分近傍は、柱状突起と同一導電型低濃度の領域17で構成され、境界部分のコーナー部を覆うように形成される下部拡散層14が低濃度領域17内に配設されるようにし、この低濃度領域に、前記下部拡散層14とは異なる電位が印加されたとき、空乏層18の伸びによって基板10と柱状突起1とが完全に分離されるように構成している。

Claim (excerpt)：

半導体基板表面に形成された溝によって分離された半導体柱状突起と前記半導体基板と半導体柱状突起との境界部分近傍に位置し、前記半導体柱状突起と同一導電型低濃度の接続領域と前記半導体柱状突起の頂部に配設された第1の拡散層と該境界部分のコーナー部を覆うように前記接続領域内に配設された第2の拡散層と前記半導体柱状突起の側壁に配設されたゲート電極とを具備し前記接続領域に、前記第2の拡散層とは異なる電位が印加されたとき、空乏層の伸びによって基板と柱状突起とが完全に分離されるように前記接続領域の不純物濃度が選択されていることを特徴とするSGT構造の半導体装置。

FI (2)：

H01L 29/78 321 V ,  H01L 29/78 321 X

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-145761
  
• 特開昭64-007647
  
• 特開平2-156664
  
• 特開平2-039473