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J-GLOBAL ID：200903042859562205

パイプラインアナログ-デジタル(A/D)変換器のためのデジタル論理訂正回路

Inventor： チアン,メーイ-リン
Applicant, Patent owner： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
Agent (1)： 深見 久郎 (外5名)
Gazette classification：公表公報
Application number (International application number)：2001560540
Publication number (International publication number)：2003523679
Application date： Aug. 25, 2000
Publication date： Aug. 05, 2003
Summary：

【要約】パイプラインアナログ-デジタル(A/D)変換器(60)のためのデジタル論理訂正(DLC)回路(68)である。A/D変換器(60)は複数のステージを有し、各ステージは少なくとも1対のデジタル出力ビットを生成し、そこからアナログ入力信号のデジタル表現が得られ得る。DLC回路(68)は加算器(176)を有し、加算器(176)は複数の入力と出力とを有する。DLC回路(68)は複数のデジタル遅延セットを有し、各デジタル遅延セットは少なくとも1つのデジタル遅延(170)を含み、デジタル遅延セットの入力(172)は対応するデジタル出力ビットを受取り、遅延セットの出力(174)は遅延されたデジタル出力ビットをそれぞれの加算器入力に提供する。DLC回路(68)はクロックジェネレータ(70)を有し、クロックジェネレータ(70)はクロック信号をDLC回路(68)に提供してデータ有効周期の間に加算器入力で各デジタル遅延セットの出力の到着を同期させる。1次クロック信号が、1つおきのステージのためのデジタル遅延セットに与えられる。2次クロック信号が残りのデジタル遅延セットに与えられる。1次クロック信号と2次クロック信号とのタイミングは、それぞれのデジタル遅延セットを介して各ステージのデジタル出力ビットを遅延させてデジタル出力ビットをデータ有効周期の間に加算器入力に到着させ、加算器(176)が加算器出力でアナログ入力信号のデジタル表現を生成するのに有効である。

Claim (excerpt)：

パイプラインアナログ-デジタル(A/D)変換器(60)のためのデジタル論理訂正(DLC)回路(68)であって、A/D変換器(60)は複数のステージを有し、各ステージは少なくとも1対のデジタル出力ビットを生成し、そこからアナログ入力信号のデジタル表現を得ることができ、DLC回路(68)は、 加算器(176)を含み、加算器(176)は複数の入力および出力を有し、前記DLC回路はさらに、 複数のデジタル遅延セットを含み、各デジタル遅延セットは少なくとも1つのデジタル遅延(170)を含み、デジタル遅延セットの入力(172)は対応するデジタル出力ビットを受取り、遅延セットの出力(174)は、遅延されたデジタル出力ビットをそれぞれの加算器入力に提供し、前記DLC回路はさらに、 クロックジェネレータ(70)を含み、クロックジェネレータ(70)は、DLC回路(68)にクロック信号を提供してデータ有効周期の間に加算器入力で各デジタル遅延セットの出力の到着を同期させ、 1次クロック信号は、1つおきのステージのためのデジタル遅延セットに与えられ、2次クロック信号は残りのデジタル遅延セットに与えられ、1次クロック信号と2次クロック信号とのタイミングは、それぞれのデジタル遅延セットを介して各ステージのデジタル出力ビットを遅延してデジタル出力ビットをデータ有効周期の間に加算器入力に到着させ、加算器(176)が加算器出力でアナログ入力信号のデジタル表現を生成するのに有効である、デジタル論理訂正(DLC)回路。

F-Term (10)：

5J022AA05 ,  5J022AB01 ,  5J022BA06 ,  5J022CA10 ,  5J022CB06 ,  5J022CE01 ,  5J022CE04 ,  5J022CE08 ,  5J022CE09 ,  5J022CF02