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J-GLOBAL ID：200903043032168503

ダイナミックRAMの制御回路

Inventor： 南場 茂之
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 田澤 博昭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992201846
Publication number (International publication number)：1994028850
Application date： Jul. 07, 1992
Publication date： Feb. 04, 1994
Summary：

【要約】【目的】 ダイナミックRAMのリフレッシュ時における大電流消費を抑え、また、上記リフレッシュ時でも、プロセッサからのアクセスを同時に並行して実施可能にする。【構成】 アービタ5により幾つかのブロックに分割したバンク毎にダイナミックRAMを制御することで、システムの全ダイナミックRAMが一括リフレッシュするのを回避可能にし、また、プロセッサ8からのアクセス要求とリフレッシュ要求が重なっても、ダイナミックRAMのリフレッシュ動作とプロセッサ8からのアクセスを同時に並行して実施させる。

Claim (excerpt)：

プロセッサの制御下でリフレッシュされ、複数ブロックのダイナミックRAMバンクからなるダイナミックRAMアレイと、上記プロセッサからのアドレスより上記ダイナミックRAMアレイの選択信号およびバンク情報を生成するアドレスデコーダと、上記ダイナミックRAMバンクを一定周期でリフレッシュするリフレッシュ要求信号を生成するリフレッシュタイマと、上記ダイナミックRAMアレイのリフレッシュアドレスとリフレッシュのバンク情報を生成するリフレッシュアドレスカウンタと、上記アドレスデコーダおよびリフレッシュアドレスカウンタからの各バンク情報の一致を検出するバンク一致検出部と、該バンク一致検出部が上記各バンク情報の一致を検出したとき、上記プロセッサのアクセス要求を一時保持し、上記各バンク情報に対応するバンク選択信号を、上記リフレッシュアドレスや制御タイミング信号などとともに、アドレス制御マルチプレクサの対応するマルチプレクサバンクへ出力して、そのマルチプレクサバンクに対応する上記ダイナミックRAMバンクにリフレッシュ動作を実行させるアービタとを備えたダイナミックRAMの制御回路。

IPC (2)：

G11C 11/406 ,  G06F 12/00 550

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭61-122994
  
• 特開昭61-096597