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J-GLOBAL ID：200903043045608650

統合した回路を有するマルチチップ半導体構造およびその製造方法

Inventor： スチーヴン・ハワード・ヴォールドマン ,  ポール・エヴァンス・ベークマン・ジュニア
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 合田 潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996031735
Publication number (International publication number)：1997092781
Application date： Feb. 20, 1996
Publication date： Apr. 04, 1997
Summary：

【要約】 (修正有)【課題】 統合された回路を有するマルチチップ半導体構造、ならびにチップの入出力ノードを静電放電(ESD)から保護するプログラミング可能な回路を開示する。【解決手段】 所定の回路機能を与える第1の回路を有する第1の半導体チップと、これに電気的、機械的に結合された第2の半導体チップを有する。第2の半導体チップは、第1の回路に少なくとも部分的に回路機能を与える第2の回路を有する。第1の半導体チップはメモリ・アレイ・チップを備え、第2の半導体チップは論理チップを備え、論理チップ内には、メモリ・アレイにアクセスするために必要な周辺回路が置かれている。これにより、マルチチップ構造の同一のチップから、冗長回路をなくすることができる。マルチチップ・スタックの入出力ノード上のESD回路の負荷を追加したり平衡させたりすることも開示する。

Claim (excerpt)：

少なくとも部分的に第1の所定の回路機能を与える第1の回路を有する第1の半導体装置のチップと、上記第1の半導体装置のチップに電気的、機械的に結合され、上記第1の半導体装置のチップの第1の回路に少なくとも部分的に回路機能を与える第2の回路を有する第2の半導体装置のチップを具備する、マルチチップ半導体構造。

IPC (4)：

H01L 25/00 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3)：

H01L 25/00 A ,  H01L 21/82 R ,  H01L 27/04 H