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J-GLOBAL ID：200903043100253166

モノリシック集積回路の構成法

Inventor： 宝川 幸司 ,  植松 芳彦
Applicant, Patent owner： 日本電信電話株式会社
Agent (1)： 谷 義一 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992302631
Publication number (International publication number)：1994151720
Application date： Nov. 12, 1992
Publication date： May. 31, 1994
Summary：

【要約】 (修正有)【目的】 複数個のリフトオフ膜を同時に正確に位置合わせでき接着界面の汚染がない状態で接着できるモノリシック集積回路の構成法を提供する。【構成】 GaAs基板上にリフトオフ層としてのAlAs層を介してGaAsデバイスを作製し、これを分離加工する。レジストを塗布して非リフトオフ部を保護し、応力付与膜としてワックスをリフトオフ部に塗布する。穴を有するキャリヤシートをワックス層に接着し、AlAs層をエッチングしてリフトオフする。キャリヤシートを移動してシリコン基板に位置合わせし、接着する。

Claim (excerpt)：

デバイスを実現してなる上層とリフトオフ層である下層とを含む多層の半導体膜を有する第一の半導体基板の下層をエッチングにより取り去り、上層を薄膜として剥離し、その薄膜を第二の半導体基板に張り付けるモノリシック集積回路の構成法において、前記薄膜のリフトオフ前に穴を有する弾性のキャリヤシートを前記薄膜のキャリヤシートとして用いるべく前記薄膜に接着し、しかる後にリフトオフし前記薄膜を前記キャリヤシートに張り付けた状態で前記第二の基板上に配置し、前記薄膜と前記第二の基板とを張り付けることを特徴とするモノリシック集積回路の構成法。

IPC (3)：

H01L 27/04 ,  H01L 21/52 ,  H01L 27/14