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J-GLOBAL ID：200903043163808346

半導体装置の製造方法

Inventor： 清水 修一 ,  山根 正雄 ,  稲川 浩巳
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：1994264935
Publication number (International publication number)：1996125131
Application date： Oct. 28, 1994
Publication date： May. 17, 1996
Summary：

【要約】【目的】 配線を形成する場合のコンタクト抵抗の増加を防止すると共に、層間絶縁膜の段差部での配線の段切れを防止する半導体装置の製造方法を提供する。【構成】 GaAsICの抵抗14を形成する場合、GaAs基板1上に先に配線膜11a及び他の配線膜11bを形成した後に、両配線膜11a、11bに接続されるように抵抗14を形成する。これによって、層間絶縁膜にコンタクトホールを形成することなく、抵抗14に両配線膜11a、11bを形成することができる。従って、コンタクトホールを形成する場合に起きるコンタクトホール底部のエッチ残り、レジスト残渣の発生等の不都合を解消できる。

Claim (excerpt)：

基板上に分離した少なくとも2つの配線膜を形成する工程と、前記2つの配線膜を含む基板表面に抵抗膜を形成する工程と、前記2つの配線膜にまたがる抵抗膜をレジストによってマスクする工程と、前記レジストによってマスクされていない抵抗膜を前記配線膜にはほとんど影響を与えずに抵抗膜のみをエッチングするエッチングガスによってドライエッチする工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/304 341