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J-GLOBAL ID：200903043184173758
薄膜トランジスタの製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1993005469
Publication number (International publication number)：1994216155
Application date： Jan. 18, 1993
Publication date： Aug. 05, 1994
Summary：
【要約】【構成】 非晶質硅素薄膜トランジスタの製造方法に関し、所定のエッチング液に対しエッチング速度の異なる上層15b及び下層15aの積層構造からなり且つエッチング速度が非晶質硅素薄膜14に近い下層15aに比べ上層15bで速い無機保護膜15を非晶質硅素薄膜14上に形成した後、無機保護膜15のうち上層15bのみを所定のパターンにエッチング除去し、無機保護膜15を注入ストッパーとして非晶質硅素薄膜14に不純物元素イオンを含むイオン種を注入している。【効果】 低抵抗半導体層17とソース、ドレイン電極18,19との電気的接続が確実に行え、高動作特性の薄膜トランジスタが得られる。
Claim (excerpt)：
絶縁基板上にゲート電極、ゲート絶縁膜、非晶質硅素薄膜、低抵抗半導体層、無機保護膜、ソース電極及びドレイン電極を形成してなる薄膜トランジスタの製造方法において、所定のエッチング液に対しエッチング速度の異なる上層及び下層の積層構造からなり且つ前記エッチング速度が前記非晶質硅素薄膜に近い前記下層に比べ前記上層で速い前記無機保護膜を前記非晶質硅素薄膜上に形成する工程と、前記無機保護膜のうち前記上層を所定のパターンにエッチング除去し前記下層を残す工程と、前記無機保護膜を注入ストッパーとして前記非晶質硅素薄膜に不純物元素イオンを含むイオン種を注入して前記低抵抗半導体層を形成する工程と、前記無機保護膜のうち前記下層を所定のパターンにエッチング除去する工程とを備えたことを特徴とする薄膜トランジスタの製造方法。
IPC (3)：
H01L 21/336
, H01L 29/784
, G02F 1/136 500
