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J-GLOBAL ID：200903043417605661

半導体装置の導電層接続構造およびその構造を備えたDRAM

Inventor： 野崎 雅彦
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992265785
Publication number (International publication number)：1994120447
Application date： Oct. 05, 1992
Publication date： Apr. 28, 1994
Summary：

【要約】【目的】 スルーホールの上端から下端に向かうに従うスルーホールの径の減少に基づくコンタクト抵抗の増大を防ぐことを目的としている。【構成】 ストレージノード69と不純物領域53aとの電気的接続を第1スルーホール61aと第2スルーホール67aの2段構造を用いて行なっている。第1スルーホール61a内には第1接続導電膜83aが充填され、第2スルーホール67a内には第2接続導電膜93aが充填されている。

Claim (excerpt)：

下部導電層と上部導電層とを電気的に接続する半導体装置の導電層接続構造であって、前記下部導電層上に形成され、前記下部導電層に到達する第1スルーホールを有する第1層間絶縁層と、前記第1スルーホール内に形成され、前記下部導電層と電気的に接続された第1接続導電層と、前記第1層間絶縁層上に形成され、前記第1接続導電層に到達する第2スルーホールを有する第2層間絶縁層と、前記第2スルーホール内に形成され、前記第1接続導電層と電気的に接続された第2接続導電層と、を備え、前記第2接続導電層は、前記第2層間絶縁層上に形成された前記上部導電層と電気的に接続されている、半導体装置の導電層接続構造。

IPC (2)：

H01L 27/108 ,  H01L 21/90