Pat

J-GLOBAL ID：200903043422672806

半導体装置の製造方法

Inventor： 里 眞一 ,  川村 昭男
Applicant, Patent owner： シャープ株式会社
Agent (1)： 野河 信太郎
Gazette classification：公開公報
Application number (International application number)：1992287901
Publication number (International publication number)：1994140600
Application date： Oct. 26, 1992
Publication date： May. 20, 1994
Summary：

【要約】【構成】 (i)半導体基板上に素子分離膜を形成して活性化領域とともにアライメントマークを形成した後、前記半導体基板上にゲート酸化膜を形成する工程、(ii)該ゲート酸化膜にコンタクトホールを形成するとともに、前記アライメントマーク及びその周辺領域上の前記ゲート酸化膜を除去する工程、(iii)前記コンタクトホール及び前記アライメントマークを含む前記半導体基板上にポリシリコンを積層する工程、(iv)フォトリソグラフィ工程により前記ポリシリコンをエッチングして前記半導体基板と接続されたゲート電極を形成するとともに、前記アライメントマーク上のポリシリコン及び前記半導体基板をエッチングし、アライメントマークを強調する工程を含む半導体装置の製造方法。【効果】 自己整合的に半導体基板をエッチングしてアライメントマークの段差を強調することができる。

Claim (excerpt)：

(i)半導体基板上に素子分離膜を形成して活性化領域とともにアライメントマークを形成した後、前記半導体基板上にゲート酸化膜を形成する工程、(ii)該ゲート酸化膜にコンタクトホールを形成するとともに、前記アライメントマーク及びその周辺領域上の前記ゲート酸化膜を除去する工程、(iii)前記コンタクトホール及び前記アライメントマークを含む前記半導体基板上にポリシリコンを積層する工程、(iv)フォトリソグラフィ工程により前記ポリシリコンをエッチングして前記半導体基板と接続されたゲート電極を形成するとともに、前記アライメントマーク上のポリシリコン及び前記半導体基板をエッチングし、アライメントマークを強調する工程、を含むことを特徴とする半導体装置の製造方法。

IPC (5)：

H01L 27/11 ,  H01L 21/205 ,  H01L 21/027 ,  H01L 21/316 ,  H01L 21/318

FI (2)：

H01L 27/10 381 ,  H01L 21/30 301 M