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J-GLOBAL ID：200903043504188449

エピタキシャル層中の欠陥の除去

Inventor： ソロモン、グレン エス.
Applicant, Patent owner： シービーエル テクノロジーズ
Agent (1)： 恩田 博宣
Gazette classification：公表公報
Application number (International application number)：1999507411
Publication number (International publication number)：2002510275
Application date： Jul. 02, 1998
Publication date： Apr. 02, 2002
Summary：

【要約】高温においてエピタキシャル蒸着層を基板から分離し、熱的不整合ひずみによりエピタキシャル層に欠陥が生じるのを防止するプロセス及び装置について開示する。このプロセスは、エピタキシャル蒸着後に、意図的に蒸着させた中間層をガス流中の成分と反応させる気相反応によって起こる。中間層(20)はエピタキシャル層(21)の核形成を助長するが、その目的は、成長温度又はその付近の温度において中間層の上部のエピタキシャル層を中間層の下部の基板(18)から分離して、基板及びエピタキシャル層間の熱的不整合の影響を減小させることにある。エピタキシャル層は高温において基板から分離され、基板とエピタキシとの熱膨張の相違による欠陥を生成することなく冷却される。エピタキシャル層は更なるエピタキシャル蒸着又はデバイス形成に利用される。

Claim (excerpt)：

半導体材料の厚い層を形成する方法であって、 成長温度にて化学蒸着法により、半導体材料のエピタキシャル層を、基板上に予め蒸着させておいた中間層の上に蒸着させる工程であって、同工程においてエピタキシャル層及び基板は熱的に不整合であることと、 前記成長温度にて気相エッチング法により、中間層のほぼ全体を除去し、エピタキシャル層を基板から概ね分離する工程と、 エピタキシャル層及び基板を冷却する工程とから成り、 熱的不整合による損傷が低減された高品質な半導体材料の厚い層が形成される方法。

IPC (3)：

C30B 33/00 ,  C30B 29/38 ,  H01L 21/205

FI (3)：

C30B 33/00 ,  C30B 29/38 D ,  H01L 21/205