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J-GLOBAL ID：200903043610756618

半導体装置の製造方法

Inventor： 上田 壮彦
Applicant, Patent owner： 松下電子工業株式会社
Agent (1)： 宮井 暎夫
Gazette classification：公開公報
Application number (International application number)：1995106104
Publication number (International publication number)：1996306878
Application date： Apr. 28, 1995
Publication date： Nov. 22, 1996
Summary：

【要約】【目的】 製造工程中の冗長ヒューズの切断を回避して冗長ヒューズによる救済率を上げ歩留りを向上させる。【構成】 シリコン半導体基板1の一主面に選択酸化膜2を形成し、第1の配線部3とゲート線部4とソース/ドレイン領域5を形成する。つぎに、側壁部6と蓄積電極7と容量絶縁膜8とセルプレート電極9を形成する。つぎに、第1のBPSG膜11を堆積後、コンタクトホール10を形成し、さらに第2の配線部12と冗長ヒューズ部13を形成する。つぎに、第2のBPSG膜14を堆積し、第3の配線部15とTiNパターン16を形成する。つぎに、プラズマSiN膜17を堆積後、ホトレジストパターン18を形成し、第1のドライエッチング(エッチングガス:CHF3 /O2 系)によりプラズマSiNパターン19を形成、ついで第2のドライエッチング(エッチングガス:CF4 /O2 系)により外部導出用パッド20を形成する。

Claim (excerpt)：

シリコン半導体基板(1)の一主面にトランジスタ形成領域とそれ以外の領域を分離する選択酸化膜(2)を形成する工程と、前記シリコン半導体基板(1)の一主面の前記トランジスタ形成領域にゲート線部(4)とソース/ドレイン領域(5)を形成するとともに前記選択酸化膜(2)上に前記ゲート線部(4)につながる第1の配線部(3)を形成する工程と、前記シリコン半導体基板(1)の一主面に前記ゲート線部(4)および前記第1の配線部(3)を覆う側壁部(6)と前記ソース/ドレイン領域(5)の一方に接続される蓄積電極(7)とこの蓄積電極(7)に積層される容量絶縁膜(8)とこの容量絶縁膜(8)に積層されるセルプレート電極(9)とを形成する工程と、前記シリコン半導体基板(1)の一主面に層間絶縁膜として第1のBPSG膜(11)を堆積した後、前記第1のBPSG膜(11)に前記ソース/ドレイン領域(5)の他方に臨むコンタクトホール(10)を形成する工程と、前記第1のBPSG膜(11)上に前記コンタクトホール(10)を通して前記ソース/ドレイン領域(5)の他方に接続される第2の配線部(12)と冗長ヒューズ部(13)とを形成する工程と、前記第1のBPSG膜(11)上に層間絶縁膜として第2のBPSG膜(14)を堆積する工程と、前記第2のBPSG膜(14)上にAl-Si-Cu膜より第3の配線部(15)を形成するとともに前記第3の配線部(15)上にTiN膜からなる反射防止膜よりTiNパターン(16)を形成し、さらにパッシベーション膜としてプラズマSiN膜(17)を堆積する工程と、前記プラズマSiN膜(17)上にホトレジストパターン(18)を形成し、第1のドライエッチング(エッチングガス条件:CHF3 /O2 系)により、前記冗長ヒューズ部(13)上および前記TiNパターン(16)上の一部の前記プラズマSiN膜(17)をエッチングしてプラズマSiNパターン(19)を形成する工程と、第2のドライエッチング(エッチングガス条件:CF4 /O2 系)により、前記第3の配線部(15)上のTiNパターン(16)をエッチングすることによって外部導出用パッド(20)を形成するとともに、前記冗長ヒューズ部(13)上の前記第2のBPSG膜(14)をエッチングしてBPSGパターン(21)を形成する工程とを含む半導体装置の製造方法。

IPC (6)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3065 ,  H01L 21/316 ,  H01L 21/318 ,  H01L 27/10 311

FI (6)：

H01L 27/10 691 ,  H01L 21/316 X ,  H01L 21/318 B ,  H01L 27/10 311 ,  H01L 21/302 F ,  H01L 27/10 681 F