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J-GLOBAL ID：200903043701063283

実装基板の製造方法及び実装回路基板

Inventor： 大垣 傑
Applicant, Patent owner： 株式会社リコー
Agent (1)： 瀧野 秀雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997355386
Publication number (International publication number)：1999186327
Application date： Dec. 24, 1997
Publication date： Jul. 09, 1999
Summary：

【要約】【課題】 高精度で配線パターンを基板上に作成し、チップの高密度な実装を実現すること。【解決手段】 半導体チップ10に設けられているチップ電極11に対応した状態でチップ電極11と会合可能な基板凸部23を基板20の表面に基板20と一体で成形する工程と、基板20上に配線パターン21をフォトリソグラフィーを用いて形成する工程と、半導体チップ10のチップ端面と会合可能な段差形状の接触部24を基板20上に設ける工程とチップ電極11が一定の加圧力で基板20に設けられている基板電極部22に接する高さの段差部を基板20上に形成する工程と基板凸部23の側面または段差形状の接触部24の側面を鋭角に設定する工程とを有する。

Claim (excerpt)：

半導体チップをフェイスダウンで基板に実装する実装方法において、半導体チップに設けられているチップ電極に対応した状態で当該チップ電極と会合可能な基板凸部を基板の表面に当該基板と一体で成形する工程と、当該基板上に配線パターンをフォトリソグラフィーを用いて形成する工程とを有することを特徴とする実装基板の製造方法。