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J-GLOBAL ID：200903043706235104

炭化珪素半導体装置及びその製造方法

Inventor： 山本 剛
Applicant, Patent owner： 株式会社デンソー
Agent (1)： 伊藤 洋二 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998111029
Publication number (International publication number)：1999307768
Application date： Apr. 21, 1998
Publication date： Nov. 05, 1999
Summary：

【要約】【課題】 セル領域を囲む外周部領域に電界緩和用の低濃度の薄膜半導体層を形成する場合において、ソース電極と素子分離領域とのコンタクト部分におけるソース電極と薄膜半導体層の間の耐圧の低下を防止する。【解決手段】 素子分離層21上に形成されたn--型薄膜半導体層22は、素子分離層21のうち、セル領域から最も離れる側に位置する終端部分の上に形成されている。そして、少なくとも、この素子分離層21の上に位置するn--型薄膜半導体層22の上には、ゲート絶縁膜6を介してソース電極10又はゲート電極7と電気的に接触する電極層25が配置されている。これにより、素子分離層21の上に位置するn--型薄膜半導体層22をゲート絶縁膜6側から伸びる空乏層と素子分離層21側から伸びる空乏層によってピンチオフすることができる。これにより、ソース電極10との接触部における耐圧低下を防止することができる。

Claim (excerpt)：

第1導電型の半導体基板(1)と、この半導体基板の表面側に形成され、該半導体基板よりも高抵抗な第1導電型の半導体層(2)と、前記半導体層の所定領域に形成され、ゲート電極(7)への印加電圧を制御することにより、前記半導体層の表面側のソース電極(10)と前記半導体基板の裏面側のドレイン電極(11)との間の電流を制御するユニットセルと、前記ユニットセルが形成されたセル領域の周囲に設けられ、前記半導体層の表層部において該セル領域から離れる方向へ延設されると共に、前記ソース電極と電気的に接続された素子分離用の第2導電型の素子分離層(21)と、前記素子分離層の上に形成され、前記半導体層よりも高抵抗の第1導電型の半導体薄膜層(24)とを備え、前記素子分離層上に形成された前記半導体薄膜層は、前記素子分離層のうち、前記セル領域から最も離れる側に位置する終端部分の上に形成されており、少なくとも該素子分離層の上に位置する前記半導体薄膜層の上には第2の絶縁膜(6)を介して前記ソース電極又はゲート電極と電気的に接触する電極層(25)が備えられていることを特徴とする炭化珪素半導体装置。

FI (2)：

H01L 29/78 652 P ,  H01L 29/78 652 L