Pat

J-GLOBAL ID：200903043757727605

半導体装置の製造方法

Inventor： 鈴木 薫
Applicant, Patent owner： シャープ株式会社
Agent (1)： 梅田 勝
Gazette classification：公開公報
Application number (International application number)：1995011470
Publication number (International publication number)：1996203891
Application date： Jan. 27, 1995
Publication date： Aug. 09, 1996
Summary：

【要約】【構成】 積層構造配線1が形成された半導体基板1全面にTEOSプラズマCVD法により第1の絶縁膜2を形成する。次に、低周波及び高周波の2周波を同時に上部電極15及び下部電極16に印加しながら、N2プラスマ照射を行う。次に、所定の膜厚のTEOS-O3系常圧CVD法により、第2の絶縁膜3を形成する。【効果】 TEOS-O3系CVD膜の下地材料依存性の影響を排除する効果を更に発揮することができるため、従来法ではボイドの発生が起こる密集したサブミクロン配線の凹凸に対しても、ボイド無く埋め込むことができ、良質な膜特性を得ることができる。

Claim (excerpt)：

半導体基板上に形成された配線等により生じた凹凸を、上記半導体基板上に層間絶縁膜を形成して平坦化する工程を有する半導体装置の製造方法において、上記凹凸が生じた半導体基板全面に所定の膜厚のTEOSプラズマCVD法により第1の絶縁膜を形成する工程と、第1の電極及び第2の電極に低周波電力及び高周波電力を印加しながら、該第1の電極と第2の電極との間でN2ガスをプラズマ状態にし、上記第1の絶縁膜表面にプラズマ照射を行う工程と、所定の膜厚のTEOS-O3系常圧CVD法により、第2の絶縁膜を形成する工程とを有することを特徴とする、半導体装置の製造方法。

IPC (5)：

H01L 21/316 ,  C23F 4/00 ,  H01L 21/205 ,  H01L 21/3205 ,  H05H 1/46