Pat
J-GLOBAL ID：200903043832717831
半導体集積回路の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
安富 耕二 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997061913
Publication number (International publication number)：1998242398
Application date： Feb. 28, 1997
Publication date： Sep. 11, 1998
Summary：
【要約】【課題】 MOS素子のスペーサと容量素子の上部電極を同時形成し、上部電極の取り出し電極の開口をウェットエッチングで形成することにより、MOS素子とMIM容量素子とを簡素な工程で組み込み且つ誘電体薄膜の劣化を防止する。【解決手段】 第1の多結晶シリコン層をパターニングしてゲート電極13と下部電極14を形成する。全面にTEOS酸化膜16を形成して誘電体薄膜とし、その上に第2の多結晶シリコン層17を堆積する。上部電極20となる部分を被覆するようにレジストマスク18を形成し、エッチバックすることによりスペーサ19と上部電極20を形成する。第2の絶縁膜22を堆積し、上部電極20導出用の第1の開口部24をウェットエッチングで開口し、他の部分はドライエッチングによって第2の開口部26を形成する。
Claim (excerpt)：
一導電型の半導体層の表面を選択酸化してLOCOS絶縁膜を形成する工程と、前記LOCOS酸化膜で囲まれた前記一導電型の半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に多結晶シリコン層を堆積し、該多結晶シリコン層をパターニングして、前記ゲート絶縁膜上にゲート電極を、前記LOCOS絶縁膜上に容量素子の下部電極を形成する工程と、前記ゲート電極及び下部電極の上部を被覆する第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上に第2の多結晶シリコン層を形成する工程と、前記下部電極上の前記第2の多結晶シリコン層表面にレジストマスクを形成する工程と、前記第2の多結晶シリコン層をエッチングして、前記ゲート電極の側壁にスペサを形成し、且つ前記下部電極の上に前記容量素子の上部電極を形成する工程と、前記ゲート電極近傍の前記半導体層表面にソース・ドレイン領域を形成する工程と、前記ゲート電極と上部電極の上を被覆する第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上に第2のレジストマスクを形成する工程と、前記第2のレジストマスクにより前記上部電極の表面を露出する第1の開口部を形成する工程と、前記第2の絶縁膜の上に、前記第1の開口部を被覆する第3のレジストマスクを形成する工程と、前記ソース・ドレイン領域の表面及び前記下部電極の表面を露出する第2の開口部を形成する工程と、を具備することを特徴とする半導体集積回路の製造方法。
IPC (4)：
H01L 27/04
, H01L 21/822
, H01L 21/8234
, H01L 27/06
H01L 27/04 C
, H01L 27/06 102 G
