Pat

J-GLOBAL ID：200903043837501802

半導体装置の製造方法

Inventor： 飯塚 正子 ,  向井 良一 ,  中野 元雄
Applicant, Patent owner： 富士通株式会社
Agent (1)： 青木 朗 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992013114
Publication number (International publication number)：1993304149
Application date： Jan. 28, 1992
Publication date： Nov. 16, 1993
Summary：

【要約】【目的】 本発明は、半導体装置の製造方法に関し、多層配線間のコンタクト抵抗を低くし、且つ小口径のビアホール内に空洞のない導電性プラグを形成してその上部を平坦にすることができる半導体装置の製造方法の提供を目的とする。【構成】 層間絶縁膜5の上面とビアホール6の内部とを連続の金属膜7で覆い、次いでその上に別の金属膜8をつけ、両方の膜を溶融させて金属材料をビアホール6内に完全に充填する。

Claim (excerpt)：

ビアホールが埋め込まれ、平坦化された配線層を有する半導体装置を製造する方法であって、下層配線層(4)上に施された層間絶縁膜(5)にビアホール(6)を形成する工程と、上記層間絶縁膜(5)の上面と上記ビアホール(6)の内部とに沿って連続に第一の金属膜(7)を化学気相成長(CVD)法により成長させる工程と、この第一の金属膜(7)の上に第二の金属膜(8)を物理気相成長(PVD)法により堆積させる工程と、上記ビアホール(6)の埋め込みをするため上記第一及び第二の金属膜をエネルギービームを照射して溶融させ、それにより上記ビアホール(6)内をその外側からの金属材料で埋める工程とを含むことを特徴とする半導体装置の製造方法。

IPC (6)：

H01L 21/3205 ,  H01L 21/203 ,  H01L 21/205 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/90

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭56-059002
  
• 特公昭41-013229