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J-GLOBAL ID：200903043996951770

薄膜トランジスタマトリクスの製造方法

Inventor： 市村 照彦 ,  那須 安宏
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992269008
Publication number (International publication number)：1994118444
Application date： Oct. 08, 1992
Publication date： Apr. 28, 1994
Summary：

【要約】【目的】 薄膜トランジスタマトリクスの製造方法に関し,パターニング回数を低減し,パターニングに使用するフォトマスクの低減を目的とする。【構成】 透明絶縁性の基板 1上にゲート電極 2とゲート電極を接続するゲートバスライン2Aを形成し,基板上全面にゲート絶縁膜 3と動作半導体層 4と保護膜5とを成膜し,ゲート電極上に対応する位置にのみ保護膜を残し,ゲートバスラインの先端部のゲート端子12の領域を遮蔽するマスク13を用い, 基板上にコンタクト層 6, ソースドレイン電極膜 7を成膜し,ソースドレイン電極膜をマスクにしてゲート端子上の動作半導体層, ゲート絶縁膜をエッチング除去してゲート端子を露出させる工程を有するように構成する。

Claim (excerpt)：

透明絶縁性の基板(1) 上にゲート電極(2) および該ゲート電極に垂直な方向に該ゲート電極を接続するゲートバスライン(2A)を形成する第1工程と,該基板上全面にゲート絶縁膜(3)と動作半導体層(4)と保護膜(5) とを順に成膜する第2工程と,該ゲート電極上に対応する位置にのみ該保護膜を残す第3工程と,該ゲートバスラインの先端部のゲート端子(12)の領域を遮蔽するマスク(13)を用い, 該基板上にコンタクト層(6) , ソースドレイン電極膜(7) を成膜する第4工程と,該ソースドレイン電極膜をマスクにして, 該ゲート端子上の該動作半導体層,該ゲート絶縁膜をエッチング除去する第5工程と,該ソースドレイン電極膜と該コンタクト層と該動作半導体層をパターニングしてソース,ドレイン電極を形成し,素子分離を行う第6工程と,該ドレイン電極を接続して該ゲートバスラインに垂直な方向にドレインバスライン(8) を形成する第7工程と,該基板上に透明電極膜を成膜し, 該透明電極膜をパターニングして該ソース電極上およびゲート絶縁膜を介して隣接するゲートバスライン上に画素電極(9) を形成する第8工程とを有することを特徴とする薄膜トランジスタマトリクスの製造方法。

IPC (2)：

G02F 1/136 500 ,  H01L 29/784