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J-GLOBAL ID：200903044099580030

誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置

Inventor：
鄭 ▲よう▼ 國

About 鄭 ▲よう▼ 國

, 
尹 明 根

About 尹 明 根

, 
元 ▲せき▼ 俊

About 元 ▲せき▼ 俊

, 
權 大 振

About 權 大 振


Applicant, Patent owner：
三星電子株式会社

About 三星電子株式会社


Agent (6)： 八田 幹雄 ,  野上 敦 ,  奈良 泰男 ,  齋藤 悦子 ,  宇谷 勝幸 ,  藤井 敏史
Gazette classification：公開公報
Application number (International application number)：2003393511
Publication number (International publication number)：2004311937
Application date： Nov. 25, 2003
Publication date： Nov. 04, 2004
Summary：
【課題】 誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置を提供する。【解決手段】 反応ガスを入れずにソースガスだけで誘電膜を蒸着し、また誘電膜キュアリング工程を一回だけ行うキャパシタ製造方法である。本発明によれば、工程の単純化、収率の向上、設備構成の簡素化などの効果を得、スタンドアローンメモリ及び埋込みメモリに適用する場合、段差塗布性の向上及びストレージノードコンタクトプラグの酸化の抑制などの効果を得、これより厚い誘電膜を使用するアナログキャパシタやRFキャパシタ及び高電圧キャパシタに適用する場合、工程を大きく単純化できる。【選択図】 図5
Claim (excerpt)：
半導体基板上に第1電極を形成する段階と、 前記第1電極上に第1誘電膜を蒸着する段階と、 前記第1誘電膜を酸素含有雰囲気でキュアリングする段階と、 前記キュアリングされた第1誘電膜上に反応ガスなしにソースガスだけで第2誘電膜を蒸着する段階と、 前記第2誘電膜に対するキュアリングなしに前記第2誘電膜上に第2電極を形成する段階と、を含むことを特徴とする半導体素子のキャパシタ製造方法。
IPC (6)：
H01L21/822 ,  H01L21/31 ,  H01L21/316 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/108
FI (5)：
H01L27/04 C ,  H01L21/31 B ,  H01L21/316 P ,  H01L27/10 621C ,  H01L27/10 651
F-Term (47)：
5F038AC05 ,  5F038AC16 ,  5F038AC17 ,  5F038AC18 ,  5F038DF03 ,  5F038DF05 ,  5F038DF12 ,  5F038EZ14 ,  5F038EZ17 ,  5F038EZ20 ,  5F045AA03 ,  5F045AA06 ,  5F045AB31 ,  5F045AC11 ,  5F045AD05 ,  5F045AD06 ,  5F045AD07 ,  5F045AD08 ,  5F045AD09 ,  5F045AD10 ,  5F045BB08 ,  5F045HA16 ,  5F045HA25 ,  5F058BA06 ,  5F058BA11 ,  5F058BC03 ,  5F058BF02 ,  5F058BH03 ,  5F058BH16 ,  5F058BJ04 ,  5F083AD24 ,  5F083AD48 ,  5F083GA28 ,  5F083JA02 ,  5F083JA06 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA08 ,  5F083PR21 ,  5F083PR33
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (4)
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