Pat

J-GLOBAL ID：200903044277665819

半導体装置及び半導体装置の製造方法

Inventor： 宮内 昭浩 ,  清田 幸弘 ,  小林 伸好 ,  中村 ▲吉▼孝 ,  安藤 敏夫 ,  芝 健夫 ,  鈴木 誉也
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1995197269
Publication number (International publication number)：1997045916
Application date： Aug. 02, 1995
Publication date： Feb. 14, 1997
Summary：

【要約】【目的】ゲート電極横の絶縁物スペーサと選択シリコン膜とが接触する部分に発生するファセットが小さい選択シリコン膜の製造方法を提供する。【構成】ゲートが<100>結晶軸と等価な方向と成す角度を10度以下にする。多結晶シリコンを絶縁物スペーサ端部に形成する。マイクロクラックを絶縁物スペーサ端部に形成する。ソース,ドレイン領域にドライエッチングやイオン打ち込みによる結晶欠陥を形成する。【効果】ソース,ドレインのシリサイド工程においてシリサイドがソース,ドレイン接合を突き抜けることがなく、浅いソース,ドレイン接合を形成できる効果が得られる。

Claim (excerpt)：

結晶面が(100)面である半導体基板上のトランジスタが形成される領域上にゲート酸化膜及びその上の一部にゲート電極が形成され、該ゲート電極の側面に絶縁物のサイドウォールが形成され、前記ゲート酸化膜の露出部分は除去され、前記半導体基板の露出面にシリコン層が形成されてなる半導体装置において、前記半導体基板上の主面が(100)面で、ゲート方向が(100)面と10度以下であることを特徴とする半導体装置。

FI (2)：

H01L 29/78 301 Q ,  H01L 29/78 301 G