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J-GLOBAL ID：200903044348734809

半導体メモリセルのキャパシタ構造及びその作製方法

Inventor： 落合 昭彦
Applicant, Patent owner： ソニー株式会社
Agent (1)： 山本 孝久
Gazette classification：公開公報
Application number (International application number)：1997205801
Publication number (International publication number)：1998242411
Application date： Jul. 31, 1997
Publication date： Sep. 11, 1998
Summary：

【要約】【課題】強誘電体薄膜と接する上部電極の面積を広くすることができ、しかも、強誘電体薄膜に対して電界集中が発生し難い構造を有する半導体メモリセルのキャパシタ構造を提供する。【解決手段】半導体メモリセルのキャパシタ構造は、(イ)基体20上に形成された下部電極21と、(ロ)該下部電極21上に形成された強誘電体薄膜から成るキャパシタ絶縁膜22と、(ハ)該キャパシタ絶縁膜22上に形成された上部電極23から成り、下部電極21は半球状であることを特徴とする。

Claim (excerpt)：

(イ)基体上に形成された下部電極と、(ロ)該下部電極上に形成された強誘電体薄膜から成るキャパシタ絶縁膜と、(ハ)該キャパシタ絶縁膜上に形成された上部電極、から成り、前記下部電極は半球状であることを特徴とする半導体メモリセルのキャパシタ構造。

IPC (6)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4)：

H01L 27/10 451 ,  H01L 27/10 621 Z ,  H01L 27/10 651 ,  H01L 29/78 371