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J-GLOBAL ID：200903044424716980

半導体装置

Inventor： 山崎 智幸
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1993137996
Publication number (International publication number)：1994188425
Application date： Jun. 10, 1993
Publication date： Jul. 08, 1994
Summary：

【要約】【目的】表面上にMOS構造を有するIGBTなどの絶縁ゲート型半導体素子のドリフト層の厚さを最小限に抑え、ターンオフ損失を少なくする。【構成】ドリフト層の延長部にそれと異なる導電形の層を形成してなるアバランシェダイオードをゲート電極に接続する。このダイオードのpn接合面の曲率を半導体素子のベース層とドリフト層とによって形成されるpn接合面の曲率より大きくしておけば、過電圧がかかったときにこのダイオードがアバランシェに入り、ゲート電位がしきい値を越すため絶縁ゲート型素子がオン状態になって電流が流れ、過電圧による損傷から保護される。

Claim (excerpt)：

半導体基体に第一導電形のドリフト層、そのドリフト層の表面層に選択的に形成された第二導電形のベース層およびそのベース層の表面層に形成された第一導電形のソース層を備え、その半導体基体のドリフト層の露出部とソース層とにはさまれたベース層の露出部上に絶縁膜を介するゲート電極ならびにソース層およびベース層表面に共通に接触するソース電極が設けられる絶縁ゲート型素子のほかに、ドリフト層の表面層にベース層より大きい曲率のpn接合面をもつ第二導電形の層を選択的に形成してなるアバランシェダイオードが同一半導体基体に内蔵され、その第二導電形の層に接触するアバランシェダイオード電極が前記ゲート電極に接続されたことを特徴とする半導体装置。

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-000767
  
• 特開平3-038881
  
• 特許第2943385号