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J-GLOBAL ID：200903044485827903

関数クロック発生回路並びにそれを用いたイネーブル機能付きD型フリップフロップおよび記憶回路

Inventor：
相川 雅俊

About 相川 雅俊

, 
隈田 一郎

About 隈田 一郎


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1996098907
Publication number (International publication number)：1997284101
Application date： Apr. 19, 1996
Publication date： Oct. 31, 1997
Summary：
【要約】【課題】配線面積やセル面積、さらに消費電力を削減することができ、またタイミング設計が容易な関数クロック発生回路を実現する。【解決手段】スルーラッチ回路LTC11の入力端子Dをイネーブル信号ENの入力ラインに接続し、反転クロック入力端子Gをクロック信号の入力ラインに接続し、ナンドゲートNAND11の一方の入力端子をスルーラッチ回路LTC11の出力端子Qに接続し、他方の入力端子をクロック信号CKの入力端子に接続し、出力端子をインバータINV11の入力端子に接続する。そして、スルーラッチ回路LTC11においてクロック信号CKの立ち上がり時点でイネーブル信号ENをサンプリングし、その値によってサンプリング直後のクロックパルスを、ナンドゲートNAND11およびインバータINV11からなる論理ゲートLGTにより通過もしくは阻止する。
Claim (excerpt)：
クロック信号が第2の状態の時はイネーブル信号をそのまま出力し、クロック信号が第1の状態のときはクロック信号が第2の状態から第1の状態に変化する直前の時点でのイネーブル信号値を出力するスルーラッチと、上記スルーラッチの出力信号が第1の状態でかつクロック信号が第1の状態のときのみ第2の状態の関数クロックを出力し、スルーラッチの出力信号が第2の状態で、クロック信号が第1の状態のとき、またはスルーラッチの出力信号が第2の状態で、クロック信号が第2の状態のときは第1の状態の関数クロックを出力する論理ゲートとを有する関数クロック発生回路。
IPC (3)：
H03K 3/037 ,  G06F 1/10 ,  H03K 5/1532
FI (3)：
H03K 3/037 Z ,  G06F 1/04 330 Z ,  H03K 5/00 E
Patent cited by the Patent：
Cited by applicant (3)
  • ディジタルIC装置
    Gazette classification：公開公報   Application number：特願平4-285249   Applicant：ソニー株式会社
  • 特開平4-183017
  • フリップフロップ制御器
    Gazette classification：公開公報   Application number：特願平8-009945   Applicant：三星電子株式会社
Cited by examiner (3)
  • ディジタルIC装置
    Gazette classification：公開公報   Application number：特願平4-285249   Applicant：ソニー株式会社
  • 特開平4-183017
  • フリップフロップ制御器
    Gazette classification：公開公報   Application number：特願平8-009945   Applicant：三星電子株式会社

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