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J-GLOBAL ID：200903044505312107

スタガー型薄膜トランジスタの製造方法

Inventor： 田中 勉 ,  ▲梁▼井 健一 ,  瀧澤 裕 ,  沖 賢一 ,  大形 公士
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1993167228
Publication number (International publication number)：1995022626
Application date： Jul. 07, 1993
Publication date： Jan. 24, 1995
Summary：

【要約】【目的】 スタガー型薄膜トランジスタの製造方法に関し、ゲート電極とソース・ドレイン電極間の寄生容量を可能な限り減少させた製造方法を実用化することを目的とする。【構成】 X線に対して透明な絶縁基板上に、X線に対して不透明な材料を用いてソース電極およびドレイン電極を、また、X線に対して透明な材料を用いてコンタクト層をそれぞれパターン形成した後、続いてX線に対して透明な材料を用いて半導体層,ゲート絶縁膜およびゲート電極用の材料を順次膜形成し、ソース電極およびドレイン電極をマスクとして絶縁基板側からX線の選択露光を行い、ゲート電極をパターン形成することを特徴としてスタガー型薄膜トランジスタを構成する。

Claim (excerpt)：

X線に対して透明な絶縁基板上に、X線に対して不透明な材料を用いてソース電極およびドレイン電極と、X線に対して透明な材料を用いて該電極上にコンタクト層をパターン形成した後、該基板上にX線に対して透明な材料を用いて半導体層,ゲート絶縁膜およびゲート電極形成材料を順次に膜形成し、前記ソース電極およびドレイン電極をマスクとして絶縁基板側からX線の選択露光を行い、ゲート電極をパターン形成することを特徴とするスタガー型薄膜トランジスタの製造方法。

IPC (3)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/027

FI (2)：

H01L 29/78 311 Y ,  H01L 21/30 531 E