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J-GLOBAL ID：200903044524026050

MOS型半導体装置及びその製造方法

Inventor： 壇 徹 ,  齋藤 博文 ,  周藤 祥司
Applicant, Patent owner： 三洋電機株式会社
Agent (1)： 鳥居 洋
Gazette classification：公開公報
Application number (International application number)：1992108516
Publication number (International publication number)：1993283688
Application date： Mar. 31, 1992
Publication date： Oct. 29, 1993
Summary：

【要約】【目的】 この発明の目的は、パンチスルー耐圧を高くしかつショートチャネル効果を少なくするとともに、ソース・基板間とドレイン・基板間の接合容量を小さくして動作速度を速くさせことにある。【構成】 ソース・ドレインとなるn型高濃度の不純物活性層4,5よりもチャネルよりで、低濃度ソース・ドレイン層6の下側に、パンチスルーストッパとなるp+ 不純物活性層7が形成されており、ソース・ドレイン4,5からチャネル方向への空乏層の拡がりが抑えられる一方、ソース・ドレイン4,5はパンチスルーストッパ7に囲まれておらず基板1に接しているため、空乏層の深さ方向への拡がりが大きく、ソース・基板間とドレイン・基板間の接合容量は小さい。

Claim (excerpt)：

一導電型の半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の左右両側に形成されソース・ドレイン領域となる他導電型の高濃度不純物活性領域と、この高濃度不純物活性領域に隣接してチャネル側に位置するように形成され、前記高濃度不純物活性領域より不純物濃度が低い他導電型の低濃度不純物活性領域と、この低濃度不純物活性領域の下側に接し且つ、この低濃度不純物活性領域と同程度の幅に形成され、前記半導体基板よりも不純物濃度が高い一導電型の不純物活性領域と、を備えてなることを特徴とするMOS型半導体装置。