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J-GLOBAL ID：200903044558952930

半導体記憶回路装置とその製造方法

Inventor： 諏訪内 尚克 ,  宮沢 弘幸 ,  荻島 淳史 ,  長尾 眞樹 ,  朝山 匡一郎 ,  内山 博之 ,  金子 義之 ,  渡辺 浩三 ,  遠藤 一哉 ,  添田 弘毅
Applicant, Patent owner： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社 ,  日立計測エンジニアリング株式会社
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1991310425
Publication number (International publication number)：1993003301
Application date： Nov. 26, 1991
Publication date： Jan. 08, 1993
Summary：

【要約】【目的】半導体集積回路装置において、集積度を向上することができる技術を提供する。【構成】メモリセル選択用MISFETとスタックド構造の情報蓄積用容量素子との直列回路でメモリセルを構成した半導体記憶回路装置において、メモリセルアレイ領域である第1の領域には、ゲート電極、ソース及びドレイン領域を有する第1のMISFET、ゲート電極上で第一の絶縁膜上に延在する第一、第二の容量電極及び誘電体膜と、第二の容量電極上に位置する第二の絶縁膜と第二の絶縁膜上に位置する第一の配線とが存在し、周辺回路領域である第二の領域には、ゲート電極、ソース及びドレイン領域を有する第二のMISFETと、ゲート電極上の第一の絶縁膜と、第一の絶縁膜上の第三の絶縁膜と、第三の絶縁膜上の第二の絶縁膜と、第二の絶縁膜上の第二の配線とが存在する。

Claim (excerpt)：

(a)主面と裏面を有し、その主面にメモリセルアレイが位置する第一の領域と、周辺回路が位置する第二の領域とを有する半導体基板と、(b)前記第一の領域に位置し、ゲート電極、ソースおよびドレイン領域とからなる第一のMISFETと、(c)前記第二の領域に位置し、ゲート電極、ソースおよびドレイン領域とからなる第二のMISFETと、(d)前記第一及び第二のMISFETの夫々のゲート電極上に位置する第一の絶縁膜と、(e)前記第一のMISFETのソース及びドレイン領域の一方に電気的に接続され、前記第一のMISFETのゲート電極と前記第一の絶縁膜上に延在する第一の容量電極と、(f)前記第一の容量電極上に位置する誘電体膜上に位置する第二の容量電極と、(g)前記第一の領域の前記第二の容量電極上及び前記第二の領域の前記第一の絶縁膜上に位置する第二の絶縁膜と、(h)前記第一の領域の前記第二の絶縁膜上であって、かつ前記第一のMISFETのゲート電極上に位置する第一の配線と、前記第二の領域の前記第二の絶縁膜上であって、かつ前記第二のMISFETのゲート電極上に位置する前記第一の配線と同層の第二の配線とからなる半導体記憶回路装置において、前記第二の領域の前記第一と第二の絶縁膜の間に第三の絶縁膜を有することを特徴とする半導体記憶回路装置。

Patent cited by the Patent：

Cited by applicant (4)

• 特開昭64-080061
  
• 特開平3-120864
  
• 特開平4-134859
  
• 特開平4-196482
  

Cited by examiner (4)

• 特開昭64-080061
  
• 特開平3-120864
  
• 特開平4-134859
  
• 特開平4-196482