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J-GLOBAL ID：200903044572741160
半導体メモリデバイス及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
杉村 暁秀 (外6名)
Gazette classification：公表公報
Application number (International application number)：1996519642
Publication number (International publication number)：1997509790
Application date： Dec. 15, 1995
Publication date： Sep. 30, 1997
Summary：
【要約】半導体メモリデバイスは第1及び第2導電性接点層(12,15)と、両接点層間を延在する水素化シリコンリッチアモルファスシリコン合金、特にアモルファス窒化シリコンマトリクスアモルファス炭化シリコン合金の層(14)とを具える。欠陥バンドをアモルファスシリコン層内に誘起させ、デバイス構造のキャリア輸送に対する活性化エネルギーレベルを欠陥バンドにより決まる選択可能な量だけ低下させる。この欠陥バンドはプログラミング処理により、例えば電流ストレス又は粒子衝撃により生成される。このようなメモリデバイスの行及び列アレーを共通支持体上の共通堆積層から形成してメモリマトリクスアレー装置を得る。この装置においては互いに交差する行及び列導体の組をアモルファスシリコン合金材料の層により分離し、これらの導体の各クロスオーバ領域にメモリデバイスを形成する。複数のメモリデバイスアレーを支持体上に積み重ねて3-Dメモリ構造を簡単に得ることができる。
Claim (excerpt)：
2つの離間した導電性接点層と、両接点層間を延在するアモルファスシリコン材料からなる層とを具える構造を具えたプログラムド半導体メモリデバイスを製造する方法において、前記アモルファスシリコン材料を、水素及びシリコンに加えて少なくとも一つの他の元素を含む水素化シリコンリッチアモルファスシリコン合金とし、且つプログラミング処理を前記構造の一領域に実行して、前記水素化シリコンリッチアモルファスシリコン合金層のこの領域全体に、この領域内のキャリア輸送に対する活性化エネルギーを選択した量だけ低減する欠陥バンドを誘起させ、前記活性化エネルギーの選択した低減量はこのプログラミング処理により可変であることを特徴とするプログラムド半導体メモリデバイスの製造方法。
IPC (3)：
H01L 45/00
, G11C 17/00
, H01L 27/10 451
H01L 45/00 A
, G11C 17/00 Z
, H01L 27/10 451
Cited by examiner (6)
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Article cited by the Patent：
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