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J-GLOBAL ID：200903045030931334
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
岡田 敬
Gazette classification：公開公報
Application number (International application number)：1994267601
Publication number (International publication number)：1996130261
Application date： Oct. 31, 1994
Publication date： May. 21, 1996
Summary：
【要約】【目的】半導体装置の製造方法に関し、更に詳しく言えば、スプリットゲート型のフラッシュメモリの情報書込み時の誤動作の抑止を目的とする。【構成】半導体基板11上に第1のゲート絶縁膜12,ポリシリコン層13を順次形成し、該ポリシリコン層13上に選択酸化膜14を形成する工程と、選択酸化膜14をマスクにして、ポリシリコン層13をエッチング・除去してフローティングゲート15を形成する工程と、全面を高温下での減圧CVD法で酸化して第2のゲート絶縁膜16を形成したのちに、フローティングゲート14の上部から側部にかけてコントロールゲート17を選択形成し、フローティングゲート15及びコントロールゲート17をマスクにして不純物を半導体基板11に注入し、ソース/ドレイン領域層18,19を形成する工程とを有すること。
Claim (excerpt)：
半導体基板(11)上に第1のゲート絶縁膜(12),ポリシリコン層(13)を順次形成し、該ポリシリコン層(13)上に選択酸化膜(14)を形成する工程と、前記選択酸化膜(14)をマスクにして、前記ポリシリコン層(13)をエッチング・除去してフローティングゲート(15)を形成する工程と、全面を高温下での減圧CVD法で酸化して第2のゲート絶縁膜(16)を形成したのちに、前記フローティングゲート(14)の上部から側部にかけてコントロールゲート(17)を選択形成し、前記フローティングゲート(15)及びコントロールゲート(17)をマスクにして不純物を前記半導体基板(11)に注入し、ソース/ドレイン領域層(18,19)を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (5)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 21/266
, H01L 27/115
H01L 29/78 371
, H01L 21/265 M
, H01L 27/10 434
