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J-GLOBAL ID：200903045065586362

マッチドフィルタ

Inventor： 芝野 敏伸 ,  飯塚 邦彦
Applicant, Patent owner： シャープ株式会社
Agent (1)： 原 謙三
Gazette classification：公開公報
Application number (International application number)：1997080922
Publication number (International publication number)：1998229378
Application date： Mar. 31, 1997
Publication date： Aug. 25, 1998
Summary：

【要約】【課題】 相関出力を損なうことなく、サンプルホールド回路のリフレッシュが可能な、マッチドフィルタを提供する。【解決手段】 マッチドフィルタには、相関演算の最大タップ数よりも多くの数のサンプルホールド回路10が、互いに並列に設けられている。また、サンプルホールド制御ユニット1は、互いに縦続接続されており、入力クロック毎に1段ずつ巡回するように内部状態をシフトさせる。各サンプルホールド回路10は、対応するサンプルホールド制御ユニット1の指示に従い、前段より1クロック遅れて、サンプルホールドおよびリフレッシュを行う。あるサンプルホールド回路10がリフレッシュ中であっても、残余の各サンプルホールド回路10の出力は、相関フィルタ係数レジスタ2によって、入力クロック毎に、異なる位置の相関フィルタ係数と関連付けられ、正確な相関演算が行われる。

Claim (excerpt)：

所定の入力クロック毎に、所定の最大長以下の個数の相関フィルタ係数とアナログ信号との相関演算を行うマッチドフィルタであって、少なくとも上記最大長より多くの数だけ、互いに並列に設けられ、かつ、上記入力クロックが、少なくとも上記相関フィルタ係数の個数だけ印加される間、入力される上記アナログ信号のサンプル値を保持すると共に、それぞれが動作基準電位を設定するリフレッシュ部を有する容量結合型のサンプルホールド回路と、上記各サンプルホールド回路に対応して設けられた第1レジスタからなり、当該各第1レジスタにそれぞれ格納され、かつ、上記入力クロックの当該サイクルにて、対応するサンプルホールド回路と組み合わせられる上記相関係数を示す各第1レジスタ値を上記入力クロック毎に1段ずつ巡回させる相関フィルタ係数レジスタと、上記相関フィルタ係数レジスタの各第1レジスタ値と、対応する上記サンプルホールド回路の出力との組み合わせに基づいて、相関演算を行う演算手段と、上記サンプルホールド回路の個数と同じ段だけ巡回して設けられ、かつ、サンプル、リフレッシュあるいはホールドのうちの1つを示す制御信号を、対応するサンプルホールド回路へ与える際、上記入力クロックの直前のサイクルにおける、前段の制御信号と同じ内容の制御信号を出力するサンプルホールド制御手段とを備えていることを特徴とするマッチドフィルタ。

IPC (3)：

H04J 13/00 ,  H03H 17/02 601 ,  H03H 17/02 671

FI (3)：

H04J 13/00 A ,  H03H 17/02 601 Z ,  H03H 17/02 671 Z