Pat

J-GLOBAL ID：200903045153616085

利得制御回路

Inventor： 鷲見 重治
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994232871
Publication number (International publication number)：1996097653
Application date： Sep. 28, 1994
Publication date： Apr. 12, 1996
Summary：

【要約】【目的】 通信機器等に使用する高周波信号の利得制御回路において、制御端子への電圧と制御利得の直線性を改善し、制御を容易にする利得制御回路を提供することを目的とする。【構成】 制御端子6に抵抗11を介してアノード側を接続されるとともに、カソードを演算増幅器4の正入力に接続されるダイオード12を設けるものである。この構成により、制御端子6にダイオード12がオンする電圧より高い電圧が、入力されると、演算増幅器4の正入力の電圧も上昇し、入力電圧の差が小さくなり、結果として演算増幅器4の出力からの制御電圧13が低く抑えられる。従って、利得可変手段2が制御電圧変化に対し急激に減衰するような非直線特性を改善し、利得制御を容易にすることができる。

Claim (excerpt)：

入力端子と、この入力端子に入力が接続される利得可変手段と、この利得可変手段の出力に接続される出力端子と、前記利得可変手段の制御入力に出力が接続される演算増幅器と、この演算増幅器の負入力に第1の抵抗を介して接続される制御端子と、一方を前記演算増幅器の負入力に接続し他方を前記演算増幅器の出力に接続される第2の抵抗と、一方を前記演算増幅器の正入力に接続され他方を基準電圧に接続される第3の抵抗と、一方を前記演算増幅器の正入力に接続され他方を接地される第4の抵抗とを備え、前記制御端子に第5の抵抗を介してアノード側を接続されるとともに、そのカソードを前記演算増幅器の正入力に接続されるダイオードを設けた利得制御回路。