3重ウェルCMOS構造を有するフラッシュEEPROM

Inventor：
Applicant, Patent owner：
Agent (1)：山川政樹
Gazette classification：公開公報
Application number (International application number)：1994050026
Publication number (International publication number)：1995245352
Application date： Feb. 24, 1994
Publication date： Sep. 19, 1995
Summary：

【要約】 (修正有)【目的】フローティングゲートに蓄積された信号をFNトンネルリングによりチャネル領域に消去させ、3重ウェル構造を周辺NMOS領域にのみ採用してチップ全体面積を縮少させ、セル工程を最適化させることができる3重ウェルCMOS構造を有するEEPROMを提供する。【構成】第1導電型のシリコン基板140と、この第1導電型のシリコン基板に形成された第2導電型の浅い第1ウェルを有する周辺PMOS領域110と、前記第1導電型のシリコン基板に形成された第2導電型の深い第2ウェルと、この深い第2ウェル内に形成された第1導電型の浅い第3ウェルとを有する周辺NMOS領域120と、前記第1導電型のシリコン基板に形成された第1導電型の浅い第4ウェルを有するメモリセル130によって構成する。

Claim (excerpt)：

第1導電型のシリコン基板(140)と、この第1導電型のシリコン基板(140)に形成された第2導電型の浅い第1ウェル(111)と、第2導電型の浅い第1ウェル(111)内に互いに一定距離を隔てて形成された第1導電型の第1ソース/ドレーン領域(112)と、この第1ソース/ドレーン領域(112)とオーバラップされて前記基板(140)上に形成された第1ゲート絶縁膜(113)及び第1ゲート電極(114)を有する周辺PMOS領域(110)と、前記第1導電型のシリコン基板(140)に形成された第2導電型の深い第2ウェル(121)と、この深い第2ウェル(121)内に形成された第1導電型の浅い第3ウェル(122)と、この浅い第3ウェル(122)内に互いに一定距離を隔てて形成された第2導電型の第2ソース/ドレーン領域(123)と、この第2ソース/ドレーン領域(123)とオーバラップされて前記基板(140)上に形成された第2ゲート絶縁膜(114)及び第2ゲート電極(115)を有する周辺NMOS領域(120)と、前記第1導電型のシリコン基板(140)に形成された第1導電型の浅い第4ウェル(131)と、この浅い第4ウェル(131)内に互いに一定距離を隔てて形成された第2導電型の第3ソース/ドレーン領域(132)と、この第3ソース/ドレーン領域(132)とオーバラップされて前記基板(140)上に順次形成された第3ゲート絶縁膜(133)、フローティングゲート(134)および制御ゲート(136)と、これらを絶縁させるための層間絶縁膜(135)を有するメモリセル(130)と、フラッシュ消去動作の際、前記メモリセル(130)の制御ゲート(136)に相対的に大きい負電圧を印加するための負電圧源(VG) と、フラッシュ消去動作の際、前記周辺PMOS領域(110)の浅い第2ウェル(111)及び周辺NMOS領域(120)の深い第3ウェル(121)に相対的に小さい正電圧を印加するための第1正電圧源(VN) と、フラッシュ消去動作の際、前記周辺NMOS領域(120)の浅い第3ウェル(122)に0Vの基準電圧を印加するための基準電圧源(VR) と、フラッシュ消去動作の際、メモリセル(130)の浅い第4ウェル(131)に前記正電圧より小さい電圧を印加するための第2正電圧源(VP) と、を含むことを特徴とする3重ウェルCMOS構造を有するフラッシュEEPROM。

IPC (6)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 21/8238 , H01L 27/092 , H01L 27/115

FI (3)：

H01L 29/78 371 , H01L 27/08 321 B , H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (2)

半導体記憶装置の情報消去方法
Gazette classification：公開公報 Application number：特願平3-347343 Applicant：富士通株式会社
特開昭60-200574

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