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J-GLOBAL ID：200903045446918027
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
内原 晋
Gazette classification：公開公報
Application number (International application number)：1991232716
Publication number (International publication number)：1993075058
Application date： Sep. 12, 1991
Publication date： Mar. 26, 1993
Summary：
【要約】【目的】素子の微細化に対して、小さいコンタクトが開け易く、容量も大きくできる構造を、工程を複雑にすることなく簡単に製造できる方法を提供する。【構成】MOSトランジスタのゲート電極4を形成した後にエッチングレートの異なる2層膜(下層膜2,上層膜5)を堆積し、MOSトランジスタの拡散層3とキャパシタの片側電極7とのコンタクト6を自己整合で開け、キャパシタの片側電極7,容量絶縁膜8,対極側極9を形成する際、容量絶縁膜8を堆積する前に等方性エッチングによりエッチングレートの速い上層膜5のみを除去してやり、片側電極7側壁部に凹部を設けることを特徴とする。【効果】小さいコンタクトが開け易く、かつ容量を大きくでき、しかも簡単な方法で実施できる。
Claim (excerpt)：
半導体基板上に蓄積型セルを製造する方法において、MOSトランジスタのゲート電極を形成した後に、エッチングレートの異なる二層膜(下層:エッチングレートの遅い膜,上層:エッチングレートの速い膜)を堆積してフォトリソグラフィー技術(以下、PR技術と称す)、エッチング技術を用いて、MOSトランジスタの拡散層とキャパシタの片側電極(以下ノード電極と称す)とのコンタクトホール(以下容量コンタクトと称す)をエッチングレートの差を利用する自己整合にて開け、その後に、キャパシタのノード電極,容量絶縁膜,対極側電極(以下プレート電極と称す)を形成する際、容量絶縁膜を堆積する前に、等方性エッチングによりエッチレートの速い上層膜のみを除去してやり、ノード電極側壁部に凹部を設けることを特徴とする半導体装置の製造方法。
Patent cited by the Patent：
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