Pat

J-GLOBAL ID：200903045497192446

完全差動演算増幅器、および差動演算増幅器における同相再構築の方法

Inventor： ジェフェリー・イー・ブレマー
Applicant, Patent owner： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994194071
Publication number (International publication number)：1995086850
Application date： Aug. 18, 1994
Publication date： Mar. 31, 1995
Summary：

【要約】【目的】 低電源電圧の応用のための改良された同相回路を備える低電圧完全差動演算増幅器4を提供する。【構成】 この増幅器は、反転入力112および非反転入力110とデュアル・エンデッド反転出力114および非反転出力115とを含む。この増幅器はさらに、出力をプッシュするためのソーストランジスタと出力をプルするためのシンクトランジスタとを含み、特定の出力電圧スイングを得る。入力と出力との間の接続にはDCバイアス回路を含む。この増幅器はさらに同相回路を含み、高いレベルの同相信号再構築を行なう。

Claim (excerpt)：

反転入力と、非反転入力と、第1の出力と、第2の出力と、基準電圧入力と、前記反転入力および前記非反転入力に接続されて、前記第1の出力および前記第2の出力を生成するための増幅手段と、同相再構築のための手段とを含み、前記手段は、前記基準電圧入力ならびに前記第1の出力および前記第2の出力を受取り、前記第1の出力および前記第2の出力の各々を、前記出力の電圧が前記基準電圧入力の電圧に実質的に近くなるようにプッシュまたはプルする、完全差動演算増幅器。