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J-GLOBAL ID：200903045573726854
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991229272
Publication number (International publication number)：1993067776
Application date： Sep. 10, 1991
Publication date： Mar. 19, 1993
Summary：
【要約】【目的】 GOLD構造MOSFETの製造方法に関し、しきい値や伝達コンダクタンスが均一で、且つホットキャリア効果による特性変動も少なく、高信頼で安定した特性を有せしめることを目的とする。【構成】 ゲート絶縁膜4、ゲート電極5を形成した素子領域2に、ゲート電極5をマスクにして第1の不純物をイオン注入し、ゲート電極5の側面に耐酸化膜サイドウォールを形成し、素子領域2面を再酸化しゲート絶縁膜6を形成し、耐酸化膜を除去し、ゲート電極5をマスクにして素子領域2に第1の不純物をイオン注入し、素子領域2上に導電層を形成し、該導電層を有するゲート電極5の側壁部に絶縁膜サイドウォール9を形成し、ウェットエッチにより表出する導電層を除去してゲート電極延長部8を形成し、絶縁膜サイドウォール9を有するゲート電極5をマスクにし素子領域に第2の不純物をイオン注入する工程を含み構成する。
Claim (excerpt)：
半導体基板面が表出する素子領域上にゲート絶縁膜を形成し、次いで第1の導電層を形成する工程、異方性ドライエッチング手段を用い該ゲート絶縁膜をストッパにして該第1の導電層をパターニングしゲート電極を形成する工程、該ゲート電極上を含む素子領域上に耐酸化膜を堆積し、該耐酸化膜を異方性ドライエッチング手段により該ゲート絶縁膜をストッパにして全面エッチングし、該ゲート電極の側壁面に耐酸化膜サイドウォールを形成する工程、該耐酸化膜サイドウォールをマスクにして選択酸化を行い、素子領域上に再酸化膜を形成する工程、ウェットエッチング手段により該耐酸化膜サイドウォールを除去する工程、該ゲート電極をマスクにして素子領域内に選択的に第1の不純物をイオン注入する工程、該ゲート電極上を含む素子領域上に第2の導電層を形成する工程、該第2の導電層上に絶縁膜を堆積し、該絶縁膜を異方性ドライエッチング手段により該第2の導電層をストッパにして全面エッチングし、該第2の導電層を有するゲート電極の側壁面に絶縁膜サイドウォールを形成する工程、該絶縁膜サイドウォールをマスクにし該再酸化膜をストッパとしてウェットエッチング手段により表出する第2の導電層を選択的に除去し、該絶縁膜サイドウォールの下部に該第2の導電層からなり該ゲート電極に該ゲート電極の側壁面で導通するゲート電極延長部を形成する工程、該絶縁膜サイドウォールを有するゲート電極をマスクにし素子領域内に選択的に第2の不純物をイオン注入する工程を含むことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 29/784
, H01L 21/336
H01L 29/78 301 G
, H01L 29/78 301 P
, H01L 29/78 301 L
Cited by examiner (6)
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