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J-GLOBAL ID：200903045603665804

マイクロプロセッサ

Inventor： 本村 真人
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994190447
Publication number (International publication number)：1996055028
Application date： Aug. 12, 1994
Publication date： Feb. 27, 1996
Summary：

【要約】【目的】コンテキストスイッチに際し、レジスタファイルの記憶内容の退避/回復処理に伴うオーバーヘッドを低減するマイクロプロセッサを提供する。【構成】マイクロプロセッサ1は、メモリ装置2に対して、命令パイプライン3と、レジスタファイル装置4とを備えて構成され、レジスタファイル装置4は、アドレス読み書き回路5と、複数のフレームアドレス記憶レジスタ6と、データ読み書き回路7および10と、同一数のレジスタ9を含みフレームアドレス記憶レジスタ6と同一数のレジスタバンク8とを備えて構成される。命令パイプライン3は、レジスタファイル装置4とレジスタ指定線104、データ転送線105およびアドレス転送線106により接続され、命令パイプライン3は、メモリ装置2とメモリアドレス線101および供給線102により接続されて、データ読み書き回路10は、メモリ装置2とデータ転送線103により接続されている。

Claim (excerpt)：

少なくともレジスタファイル装置と命令パイプラインとを備えて構成され、当該レジスタファイル装置と所定のメモリ装置との間において、データのロード/ストア処理を行うマイクロプロセッサにおいて、前記レジスタファイル装置が、それぞれ同一数のレジスタを含む複数のレジスタバンクと、前記レジスタバンクと同一数のフレームアドレス記憶レジスタと、前記命令パイプラインに対してレジスタ指定線および第1のデータ転送線を介して接続され、前記複数のレジスタバンクに連結される第1のデータ読み書き手段と、前記命令パイプラインに対してアドレス転送線を介して接続され、前記複数のフレームアドレス記憶レジスタに連結されるアドレス読み書き手段と、前記複数のレジスタバンクに連結され、前記メモリ装置に対して第2のデータ転送線を介して接続される第2のデータ読み書き手段と、を備えて構成されることを特徴とするマイクロプロセッサ。

IPC (3)：

G06F 9/42 330 ,  G06F 9/46 313 ,  G06F 15/78 510