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J-GLOBAL ID：200903045780477570

半導体記憶装置及びその製造方法

Inventor： 三宅 秀治
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1993014397
Publication number (International publication number)：1994204427
Application date： Jan. 04, 1993
Publication date： Jul. 22, 1994
Summary：

【要約】【目的】 FIN構造スタックト容量型DRAMセルを安定に製造可能とし、かつ微小なセルサイズで大きなセル容量を得る。【構成】 転送トランジスタとスタックト容量体とで構成されるDRAMセルにおいて、スタックト型容量体を、その一部に凹部を有する第1の容量対向電極8と、この容量対向電極8の凹部内に設けられたソース領域に達するコンタクト孔18と、第1の容量対向電極8及びコンタクト孔18の表面に形成された第1の容量絶縁膜9と、第1の容量対向電極の凹部及びコンタクト孔18内に埋設された電荷蓄積電極11と、電荷蓄積電極11の表面に形成された第2の容量絶縁膜12と、第2の容量絶縁膜12上に形成された第2の容量対向電極13とで構成する。

Claim (excerpt)：

半導体基板の表面に形成されたソース・ドレイン領域を有する転送トランジスタと、この転送トランジスタのソース領域に接続され前記半導体基板の絶縁膜上に設けられたスタックト型容量体とで構成された記憶セルを含む半導体記憶装置において、前記スタックト型容量体は前記トランジスタ上の絶縁膜上に設けられ、その一部に凹部を有する第1の容量対向電極と、この第1の容量対向電極の凹部内に設けられて前記ソース領域に達するコンタクト孔と、前記第1の容量対向電極及びコンタクト孔の表面に形成された第1の容量絶縁膜と、前記第1の容量対向電極の凹部及びコンタクト孔内に埋設された電荷蓄積電極と、この電荷蓄積電極の表面に形成された第2の容量絶縁膜と、この第2の容量絶縁膜上に形成された第2の容量対向電極とを備えることを特徴とする半導体記憶装置。

IPC (2)：

H01L 27/108 ,  H01L 27/04

FI (2)：

H01L 27/10 325 C ,  H01L 27/10 325 M