ビア構造体の形成方法及びこのようなビア構造体を合併させた相変化記憶素子の製造方法

Inventor： , ,
Applicant, Patent owner：
Agent (4)：志賀正武 , 渡邊隆 , 村山靖彦 , 実広信哉
Gazette classification：公開公報
Application number (International application number)：2005240283
Publication number (International publication number)：2006060235
Application date： Aug. 22, 2005
Publication date： Mar. 02, 2006
Summary：

【課題】多数の導電層パターンからビアプラグのような導電プラグ構造体の形成方法、及び相変化記憶素子の製造方法のような半導体メモリ素子を含む半導体素子の製造方法を提供する。【解決手段】半導体基板上に導電層を形成してビア構造を形成する方法はモールディング絶縁膜を導電層上に形成する。ビアホールを絶縁膜内に形成して導電層の一部位を露出させる。第1ビア充填膜の形成及び部分的に除去して予備ビアプラグを形成する。本発明は相変化物質膜の形成及び除去を繰り返してマルチ層構造としてビアホールを埋め込むマルチ層プラグ構造を形成することで、通常の方法により形成されるプラグ構造よりも欠陷及びダメージが低減できるメリットがある。【選択図】図1

Claim (excerpt)：

(a)絶縁膜を形成する段階と、 (b)前記絶縁膜内に縦横比、縦方向のビア軸、側面及び基底面を有するビアホールを形成する段階と、 (C)前記絶縁膜の上部面、前記ビアホールの側面及び基底面上に第1充填膜を形成する段階と、 (d)前記第1充填膜の上部を除去して、前記ビアホール内の第1充填膜の下部を残留させ、前記第1充填膜の下部は最初の基底面及び側面の下部領域を覆う予備プラグを形成して変更された縦横比を有する変更されたビアホールを形成する段階と、 (e)前記絶縁膜の上部面、側面の上部及び予備プラグ上に連続充填膜を形成する段階と、 (f)前記連続充填膜の上部を除去して、変更されたビアホール内に連続充填膜の下部を残留させ、前記連続充填膜の下部は予備プラグの延長部を形成して修正されたビアホールの側面の中間領域を覆う段階と、 (g)前記連続充填膜を(e)形成段階と(f)除去段階を繰り返して多数の充填膜部位にビアホールを埋め込めてプラグ構造を形成する段階と、を有することを特徴とするプラグ構造の形成方法。

IPC (4)：

H01L 27/105 , H01L 21/28 , H01L 45/00 , H01L 29/417

FI (4)：

H01L27/10 448 , H01L21/28 301R , H01L45/00 A , H01L29/50 M

F-Term (15)：

4M104AA01 , 4M104BB30 , 4M104BB36 , 4M104CC01 , 4M104GG16 , 5F083FZ10 , 5F083GA27 , 5F083JA36 , 5F083JA39 , 5F083JA40 , 5F083MA06 , 5F083MA19 , 5F083PR03 , 5F083PR10 , 5F083PR22

Patent cited by the Patent：

Cited by applicant (2)

米国特許第6、117、720号明細書
米国公開特許第2003-73295号明細書

Cited by examiner (4)

半導体装置製造方法
Gazette classification：公開公報 Application number：特願平5-265465 Applicant：ソニー株式会社
半導体装置の成膜方法
Gazette classification：公開公報 Application number：特願平7-313894 Applicant：株式会社日立製作所
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平6-292985 Applicant：三菱電機株式会社

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