半導体装置の製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：船橋國則
Gazette classification：公開公報
Application number (International application number)：1994263448
Publication number (International publication number)：1996125142
Application date： Oct. 27, 1994
Publication date： May. 17, 1996
Summary：

【要約】【目的】セル領域と周辺回路領域との間に段差ができないようにする。【構成】第1工程(図1(a))では、基体10表面にエッチング停止膜11と絶縁材料からなる第1層12とを順に形成した後、第1層12に開孔部12a を形成する。第2工程(図1(b))では、第1層12上に導電材料からなる第2層13を形成した後、第2層13上に第3層14を形成し、さらに少なくとも第2層13のほぼ上面位置まで第3層14を除去する。第3工程(図1(c))では、第3層14をマスクとしたエッチングによって第1層12上の第2層13を除去した後、第3層13を除去する。第4工程(図1(d))では、第1層12上に絶縁材料からなる第4層15と導電材料からなる第5層16とを順に形成し、それらを所定のパターンに形成する。第5工程(図1(e))では、第5層16により形成された凹み16a の内部を埋込みかつ上記所定のパターンを覆う状態で第1層12上に絶縁材料からなる第6層17を形成する。

Claim (excerpt)：

基体表面に絶縁材料からなる第1層を形成した後、該第1層に開孔部を形成する第1工程と、前記開孔部内の表面を覆う状態で前記第1層上に導電材料からなる第2層を形成した後、前記開孔部上の第2層により形成された凹部内を埋込む状態で該第2層上に第3層を形成し、さらにエッチングによって前記凹部内に前記第3層を残す状態で少なくとも前記第2層のほぼ上面位置まで前記第3層を除去する第2工程と、前記第3層をマスクとしたエッチングによって前記第1層上の第2層を除去し、この後に前記第3層を除去する第3工程と、前記第2層により形成された凹部内の表面を覆う状態で前記第1層上に絶縁材料からなる第4層と導電材料からなる第5層とを順に形成し、さらに前記第4層と前記第5層とを所定のパターンに形成する第4工程と、前記凹部上の前記第5層により形成された凹みの内部を埋込みかつ前記所定のパターンを覆う状態で前記第1層上に絶縁材料からなる第6層を形成する第5工程とからなることを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2)：

H01L 27/10 621 C , H01L 27/04 C

Patent cited by the Patent：

Cited by examiner (1)

半導体装置
Gazette classification：公開公報 Application number：特願平4-131973 Applicant：日本電気株式会社

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