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J-GLOBAL ID：200903046070376453

PLL回路装置

Inventor： 塩月 龍太郎
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991260392
Publication number (International publication number)：1993102848
Application date： Oct. 08, 1991
Publication date： Apr. 23, 1993
Summary：

【要約】【目的】 PLL 回路に関し、簡単な回路構成で同期外れの場合にも出力周波数、つまりスレーブクロックの周波数の変動を抑制できるPLL 回路装置を提供することを目的とする。【構成】 入力されるマスタクロックMCLKと出力されるスレーブクロックSCLKとの位相を比較し、その比較結果により電圧制御発振器25を制御して前記スレーブクロックSCLKを得るPLL 回路2を備えるPLL 回路装置において、マスタクロックMCLKとスレーブクロックSCLKとの位相スリップを検出する回路310 と、該回路310 が位相スリップを検出した場合に電圧制御発振器25を自走させる手段とで構成される。

Claim (excerpt)：

入力されるマスタクロック(MCLK)と出力されるスレーブクロック(SCLK)との位相を比較し、その比較結果により電圧制御発振器(25)を制御して前記スレーブクロック(SCLK)を得るPLL 回路(2)を備えるPLL 回路装置において、マスタクロック(MCLK)とスレーブクロック(SCLK)との位相スリップを検出する回路(310) と、該回路(310) が位相スリップを検出した場合に電圧制御発振器(25)を自走させる手段とを具備することを特徴とするPLL 回路装置。