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J-GLOBAL ID：200903046217920634
半導体装置の設計方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997289762
Publication number (International publication number)：1999126822
Application date： Oct. 22, 1997
Publication date： May. 11, 1999
Summary：
【要約】【課題】ディッシングを抑制するためのダミー配線の形成領域を自動的に決定すること。【解決手段】チップ1上に密度が一様ではない配線をレイアウトし、次にチップ1を複数のサブチップ2によりマトリクス状に区分し、次に複数のサブチップ2のそれぞれを順次横切るとともに、複数のサブチップ2のそれぞれについて、横切られた領域の配線密度を求めることにより、配線の密度分布関数を求め、次に密度分布関数に基づいて、配線密度のばらつきを評価し、次に配線密度のばらつきが許容されない大きさの場合に、複数のサブチップ2の配線のいずれかを増加させ、密度分布関数を更新し、配線密度のばらつきが許容される大きさに収まるまで、配線密度のばらつきの評価と密度分布関数の更新を繰り返す。
Claim (excerpt)：
レイアウト領域上に密度が一様ではないパターンをレイアウトする第1の工程と、前記レイアウト領域を複数のサブレイアウト領域に区分する第2の工程であって、前記複数のサブレイアウト領域の面積の各々が前記レイアウト領域の面積の1/4以下である第2の工程と、前記複数のサブレイアウト領域のそれぞれを順次横切るとともに、前記複数のサブレイアウト領域のそれぞれについて、横切られた領域の前記パターンの密度を求めることにより、前記パターンの密度分布関数を求める第3の工程と、前記密度分布関数に基づいて、前記レイアウト領域上における前記パターンの密度のばらつきを評価する第4の工程と、前記パターンの密度のばらつきが許容されない大きさの場合に、前記複数のサブレイアウト領域の前記パターンのいずれかの面積を増加させ、前記密度分布関数を更新する第5の工程と、前記パターンの密度のばらつきが許容される大きさに収まるまで、前記第4および第5の工程を繰り返す第6の工程とを有することを特徴とする半導体装置の設計方法。
Patent cited by the Patent：
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