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J-GLOBAL ID：200903046313873728

マイクロコンピュータ

Inventor： 下村 武彦
Applicant, Patent owner： 株式会社ルネサステクノロジ
Agent (1)： 酒井 宏明
Gazette classification：公開公報
Application number (International application number)：2002322320
Publication number (International publication number)：2004157730
Application date： Nov. 06, 2002
Publication date： Jun. 03, 2004
Summary：

【課題】内蔵される周辺I/Oからの割込要求信号のテストを容易かつ効率よく行うこと。【解決手段】テスト用割込要求信号30を発生するテスト用割込要求信号発生器4と、テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタ8と、割込要求選択信号を1〜複数の異なる遅延時間だけ遅延させた1〜複数の遅延割込要求選択信号を発生する遅延回路45と、遅延回路45からの遅延割込要求選択信号に基づき複数の周辺I/O10,11からの割込要求信号とテスト用割込要求信号発生器4からのテスト用割込要求信号30とを選択切り替えする複数の選択回路20,21とを備え、選択回路20,21から異なるタイミングで出力されるテスト用割込要求信号を順次割込コントローラ6に対して入力可能とする。【選択図】 図1

Claim (excerpt)：

割込要求信号を発生する複数の周辺I/Oと、これら複数の周辺I/Oからの割込要求信号を選択制御する割込コントローラと、割込コントローラで選択された割込要求信号を用いて割込処理を行うCPUとを備えるマイクロコンピュータにおいて、 テスト用割込要求信号を発生する割込要求信号発生器と、 テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタと、 この割込要求選択レジスタからの割込要求選択信号を1〜複数の異なる遅延時間だけ遅延させた1〜複数の遅延割込要求選択信号を発生する遅延回路と、 前記遅延回路からの遅延割込要求選択信号に基づき前記複数の周辺I/Oからの割込要求信号と前記割込要求信号発生器からのテスト用割込要求信号とを選択切り替えする複数の選択回路と、 を備え、前記複数の選択回路から夫々異なるタイミングで出力されるテスト用割込要求信号を順次前記割込コントローラに対して入力可能とすることを特徴とするマイクロコンピュータ。

IPC (3)：

G06F11/22 ,  G06F9/46 ,  G06F13/00

FI (4)：

G06F11/22 360B ,  G06F11/22 340C ,  G06F9/46 330B ,  G06F13/00 301T

F-Term (16)：

5B048AA11 ,  5B048DD10 ,  5B048DD17 ,  5B048EE07 ,  5B048FF03 ,  5B083BB06 ,  5B083CD01 ,  5B083CE01 ,  5B083DD09 ,  5B083DD13 ,  5B083EE06 ,  5B083EE11 ,  5B083EF06 ,  5B098BA05 ,  5B098BA17 ,  5B098FF02