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J-GLOBAL ID：200903046365102983

半導体装置の製造方法

Inventor： 木村 紳一郎 ,  野田 浩正 ,  堀内 勝忠 ,  久本 大
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1992160618
Publication number (International publication number)：1994005855
Application date： Jun. 19, 1992
Publication date： Jan. 14, 1994
Summary：

【要約】【目的】加工に際した表面の荒れを解決し、積み上げ拡散層型半導体装置の能力を最大限に引き出す半導体装置を提供することにある。【構成】積み上げ拡散層3として非晶質シリコンを堆積する工程、予め打ち込んだ不純物層を、自己整合で分離する工程を含む半導体装置の製造方法。【効果】加工時の基板表面の荒れを防ぎ、表面が荒れることによる電流の減少やゲート酸化膜耐圧の低下などの問題を解決する。

Claim (excerpt)：

素子分離領域を持つ第1導電型の半導体基板に、ある間隔で形成された第2導電型の半導体領域が存在し、前記半導体基板とゲート絶縁膜を介して接触しているゲート電極に電圧を印加することによって、前記第2導電型の半導体領域間に流れる電流を制御する半導体装置の製造方法において、前記半導体基板上に、非晶質である第2導電型の導電体と絶縁膜の積層膜を堆積する工程と、前記積層膜を分離して、前記第2導電型の半導体領域を形成する工程と、前記積層膜の分離溝を通して、前記半導体基板とは導電型の異なる不純物をイオン打ち込む工程と、前記積層膜の側壁のみを絶縁膜で被う工程と、前記側壁絶縁膜で被われていない基板部分を掘って、不純物打ち込み領域を分離する工程と、基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接するゲート電極を形成する工程と、前記ゲート電極を被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記ゲート電極,前記第2導電型の積層膜、および前記半導体基板に達する開口部を形成する工程と、前記開口部を通して、前記ゲート電極,前記第2導電型の積層膜、および前記半導体基板に接触する配線を形成することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 29/784 ,  H01L 21/336

FI (2)：

H01L 29/78 301 V ,  H01L 29/78 301 P