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J-GLOBAL ID：200903046421007204

半導体基板の製造方法

Inventor： 福 井 博 之 ,  佐 俣 秀 一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993211616
Publication number (International publication number)：1995066376
Application date： Aug. 26, 1993
Publication date： Mar. 10, 1995
Summary：

【要約】【構成】 素子側ウェーハ1に酸化膜3を作成し(ST112)、これと支持側ウェーハ2とを接着し、接着ウェーハW1 を形成する(ST2)。その後、素子側ウェーハ1を5μmまで研磨し、SOI構造を持つウェーハW2 を作成する(ST3)。その後、そのウェーハW2 に対し、例えば、1200°C、1時間、H2 :Ar=5:1の不活性雰囲気中で熱処理を行って、本発明に係るSOIウェーハW3 を形成する(ST4)。【効果】 光散乱点やOSF密度の評価結果が向上し、フォトカプラへの応用では光生成効率20〜30%の向上が見られ、ゲートアレーへの応用では、20%以上の歩留まり向上が確認された。基板起因のゲート酸化膜不良が改善され薄い酸化膜で高耐圧が得られることにもなった。

Claim (excerpt)：

SOI構造を有する接着ウェーハの材料である2枚の材料ウェーハの少なくとも一方の被接着面に絶縁膜を形成する工程と、前記2枚の材料ウェーハを接着する工程と、その接着体に対し、還元性あるいは不活性雰囲気中において1000°C以上の高温で30分以上の熱処理を施したものを上記接着ウェーハとして形成する工程と、を含むことを特徴とする半導体基板の製造方法。

IPC (2)：

H01L 27/12 ,  H01L 21/02