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J-GLOBAL ID：200903046582144350

半導体装置の製造方法

Inventor： 森 秀光
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 高橋 勇
Gazette classification：公開公報
Application number (International application number)：1997161671
Publication number (International publication number)：1999008361
Application date： Jun. 18, 1997
Publication date： Jan. 12, 1999
Summary：

【要約】【課題】 周辺回路部のゲート電極側壁に絶縁膜サイドウォールを形成する際に、メモリセル内の拡散層部がエッチング雰囲気に曝されることを、簡単に防止する。【解決手段】 P- 半導体基板1上のメモリセル内(a)に一定のゲート電極4間隔を有する多数の第1のトランジスタを形成するとともに、P- 半導体基板1上の周辺回路部(b)(c)に第1のトランジスタよりも広いゲート電極4間隔を有する多数の第2のトランジスタを形成し、メモリセル内(a)及び周辺回路部(b)(c)の全面に一定の膜厚のシリコン酸化膜を被着し、このシリコン酸化膜全体をエッチングすることにより、第1のトランジスタのゲート電極4間には埋め込みシリコン酸化膜7を形成するとともに、第2のトランジスタのゲート電極4にはシリコン酸化膜サイドウォール8を形成する。

Claim (excerpt)：

半導体基板上の第1の領域に一定のゲート電極間隔を有する多数の第1のトランジスタを形成するとともに、前記半導体基板上の第2の領域に前記第1のトランジスタよりも広いゲート電極間隔を有する多数の第2のトランジスタを形成し、これらの第1及び第2の領域の全面に一定の膜厚の絶縁膜を被着し、この絶縁膜全体をエッチングすることにより、前記第1のトランジスタのゲート電極間には前記絶縁膜からなる埋め込み層を形成するとともに、前記第2のトランジスタのゲート電極には前記絶縁膜からなる側壁を形成する、半導体装置の製造方法。

IPC (7)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 301 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336

FI (6)：

H01L 27/10 681 F ,  H01L 21/28 301 T ,  H01L 27/08 102 D ,  H01L 27/10 621 B ,  H01L 27/10 671 Z ,  H01L 29/78 301 Y