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J-GLOBAL ID：200903046591810923
計算機処理装置
Inventor：
Applicant, Patent owner：
Agent (1)：
石田 敬 (外3名)
Gazette classification：公開公報
Application number (International application number)：1996173702
Publication number (International publication number)：1998021072
Application date： Jul. 03, 1996
Publication date： Jan. 23, 1998
Summary：
【要約】【課題】 レジスタ干渉チェック装置が発行する非同期演算間インターロックの発行回数を削減して、データ処理装置の性能を向上させる。【解決手段】 レジスタ干渉チェック装置242は、後続命令Qw と先行命令の書き込みレジスタ番号Dが同一の場合、両命令CMDをデコードし、先行命令の実行時間が後続命令の実行時間より長いときのみインターロックを発行し、その他の場合は発行しない。これにより、インターロックの発行回数が削減され、処理が高速化される。また、本発明の他の実施態様として、先行命令のソースレジスタ番号と後続命令の書き込みレジスタ番号が同一の場合は、インターロックを発行しない。これによっても、インターロックの発行回数が削減される。
Claim (excerpt)：
同期的に処理を行う中央処理装置と、非同期に処理を行う非同期演算器とを保持し、前記中央処理装置は非同期演算命令を前記非同期演算器に対して発行し、前記非同期演算器は、前記非同期演算命令を実行する際、2つの非同期演算命令間のレジスタ番号が重複したときの処理を高速に実行するためのレジスタ干渉チェック装置を具備するデータ処理装置において、前記レジスタ干渉チェック装置は、先行命令の書き込みレジスタ番号と後続命令の書き込みレジスタ番号が同一の場合、先行命令の実行時間が後続命令の実行時間より長いときのみ、先行命令の終了まで後続命令に対して非同期演算間インターロックを発行し、先行命令の実行時間が後続命令の実行時間より短いか又は同一である場合は、非同期演算間インターロックを発行しないことを特徴とするデータ処理装置。
Patent cited by the Patent：
Cited by examiner (6)
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