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J-GLOBAL ID：200903046614651429

半導体不揮発性メモリセル及びこれを用いた半導体不揮発性メモリ

Inventor： 内山 章 ,  林 孝尚 ,  倉持 健夫
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 柿本 恭成
Gazette classification：公開公報
Application number (International application number)：1992249221
Publication number (International publication number)：1994104449
Application date： Sep. 18, 1992
Publication date： Apr. 15, 1994
Summary：

【要約】【目的】 メモリセルの外部電位印加端子を2端子に減らして配線数を減少し、集積化の向上を図る。【構成】 ドレイン36と制御ゲート35を金属配線42を介して接続する。データを書込む場合、金属配線42を12V、金属配線43を0Vとする。すると、制御ゲート・ソース間に12Vの電位差が生じ、エレクトロンがソース37から浮遊ゲート33へ注入される。データを消去する場合、金属配線42を0V、金属配線43を12Vとする。すると、浮遊ゲート33からソース37へエレクトロンが引き抜かれ、データが消去される。データを読出す場合、金属配線42を3V、金属配線43を0Vとする。データが書込まれていない場合はソース・ドレイン間のチャネルがオンし、ドレイン電流が流れる。データが書込まれている場合はチャネルがオフし、ドレイン電流が流れない。よって、ドレイン電流の大小を判定することで、記憶データの読出しが行える。

Claim (excerpt)：

第1導電型の半導体基板上の所定領域に順次積層された第1の絶縁膜、浮遊ゲート、第2の絶縁膜、及び制御ゲートと、前記所定領域に接して該所定領域を挟む両側の前記半導体基板中に形成された第1及び第2の高濃度第2導電型領域とを、備えた半導体不揮発性メモリセルにおいて、前記第1及び第2の高濃度第2導電型領域のうちの一方と前記制御ゲートとを、配線層によって電気的に接続したことを特徴とする半導体不揮発性メモリセル。

IPC (3)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭57-030373
  
• 特開平3-052268
  
• 特開平3-187263