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J-GLOBAL ID：200903046658292507

化学機械的研磨を用いたシングルトランジスタ強誘電体メモリセルの製造方法

Inventor： ダビッド アール. エバンス ,  シェン テン スー ,  ジョン ジャン リー
Applicant, Patent owner： シャープ株式会社 ,  シャープ・マイクロエレクトロニクス・テクノロジー・インコーポレイテッド
Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：1998342854
Publication number (International publication number)：1999317502
Application date： Dec. 02, 1998
Publication date： Nov. 16, 1999
Summary：

【要約】 (修正有)【課題】 良好な電気特性を有するシングルトランジスタ強誘電体メモリセルの製造方法を提供する。【解決手段】 基板20上にゲートSiO2層23を形成し、領域22を形成する工程と、ゲートSiO2層23の上にポリシリコン層24を形成する工程と、ポリシリコン層24を所望の極性にドーピングする工程と、ポリシリコン層24をエッチングしてゲート電極24を形成する工程と、ゲート電極の側壁に、SiO2ゲート側壁層26を形成する工程と、シリコン基板20の所定の領域にイオンを注入する工程と、シリコン基板20中の注入イオンを拡散させ、ソース領域28およびドレイン領域30を形成する工程と、ゲート電極およびソース・ドレイン領域を覆うように、窒化層32を形成する工程と、窒化層32上に第1のSiO2絶縁層34を形成する工程と、第1のSiO2絶縁層34を化学機械的に研磨する工程と、を包含する。

Claim (excerpt)：

シングルトランジスタ強誘電体メモリ(FEM)セルの製造方法であって、FEMゲートユニットを構築するためのシリコン基板の準備工程と、該基板上にゲートSiO2層を形成し、それによってゲート領域を形成する工程と、該ゲートSiO2層の上にポリシリコン層を形成する工程と、該ポリシリコン層を所望の極性にドーピングする工程と、該ポリシリコン層をエッチングしてゲート電極を形成する工程と、該ゲート電極の側壁に、SiO2ゲート側壁層を形成する工程と、該シリコン基板の所定の領域にイオンを注入する工程と、該シリコン基板中の該注入イオンを拡散させ、ソース領域およびドレイン領域を形成する工程と、該ゲート電極および該ソース・ドレイン領域を覆うように、該FEMゲートユニットの下部電極の所望の厚みと等しい厚みを有する窒化層を形成する工程と、該窒化層上に第1のSiO2絶縁層を形成する工程と、該第1のSiO2絶縁層の上表面が該窒化層の最上部と等しい高さになるように、該第1のSiO2絶縁層を化学機械的に研磨する工程と、マスクを用い、該窒化層の該ゲート領域上に位置する部分をエッチングする工程と、該ゲート電極の上に、下部電極を形成する工程と、該下部電極の上表面が該第1のSiO2絶縁層の上表面と等しい高さになるように、化学機械的研磨を行う工程と、を包含する、シングルトランジスタ強誘電体メモリセルの製造方法。

IPC (3)：

H01L 27/10 451 ,  H01L 21/304 621 ,  H01L 21/318

FI (3)：

H01L 27/10 451 ,  H01L 21/304 621 ,  H01L 21/318 M