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J-GLOBAL ID：200903046682157467

半導体記憶装置

Inventor： 中島 雅彦
Applicant, Patent owner： セイコーエプソン株式会社
Agent (1)： 鈴木 喜三郎 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993171814
Publication number (International publication number)：1995029996
Application date： Jul. 12, 1993
Publication date： Jan. 31, 1995
Summary：

【要約】【目的】SRAMにおいて、低電圧での動作を保証し、市場ニーズの電源電位3.0V±10%を十分に対応できる半導体記憶装置を供給する。【構成】ビット線負荷回路11、カラムゲート13、書き込みゲート14、メモリセルのデータ転送ゲート12、データバス負荷回路17のしきい値電圧をその他のNMOSのしきい値電圧よりも低くする。なお低Vth化するには、通常のNMOSチャンネルを形成するNチャンネルドープ工程の後、低Vth化するNMOSのチャンネル部分のマスクを作成し、再度チャンネルドープ工程を行なうことにより形成する。

Claim (excerpt)：

1対のビット線と、該ビット線に接続されるNチャンネルMOS型FET(以下NMOSと略す)で構成された1対のビット線負荷回路と、該ビット線と1対のデータバスの間に接続されるNMOSで構成された1対のカラムゲートと、該ビット線とデータ記憶回路の間に接続されるNMOSで構成された1対のデータ転送ゲートと、該データバスと1対のデータ書き込みバスの間に接続されるNMOSで構成される1対の書き込みゲートと、該データバスに接続されるNMOSで構成された1対のデータバス負荷回路で構成される半導体記憶装置において、該ビット線負荷回路と該カラムゲートと該データ転送ゲートと該書き込みゲートと該データバス負荷回路のNMOSのしきい値電圧をその他のNMOSのしきい値電圧よりも低くしたことを特徴とする半導体記憶装置。

IPC (3)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 27/10 481