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J-GLOBAL ID：200903046760015232

不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置

Inventor： 小田中 紳二 ,  赤松 かおり ,  堀 敦 ,  加藤 淳一 ,  小椋 正気
Applicant, Patent owner： 松下電器産業株式会社 ,  ヘイロー エルエスアイ デザイン アンド デバイステクノロジー インコーポレイテッド
Agent (1)： 前田 弘 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998374790
Publication number (International publication number)：1999260942
Application date： Dec. 28, 1998
Publication date： Sep. 24, 1999
Summary：

【要約】【課題】データ書き込み速度の高い不揮発性半導体記憶装置を提供する。【解決手段】 第1レベルにある第1表面領域11、第1レベルよりも低い第2レベルにある第2表面領域12、および、第1表面領域11と第2表面領域12とを連結する段差側面領域13を含む表面を有する半導体基板1を用い、ドレイン領域8が、第2表面領域に形成され、その一端が前記段差側面に向かって延びている低濃度不純物層8bを備えている。また、段差側面領域には不純物濃度が低く、動作時に空乏化する極低濃度不純物層8cが形成されている。浮遊ゲート4は第1絶縁膜3を介して段差側面領域13、およびドレイン領域8の少なくとも一部を覆っている。段差側面領域13と第2表面領域12との間のコーナー部分およびその近傍において強い電界が形成される結果、浮遊ゲート4への電子注入の効率が大幅に向上する。

Claim (excerpt)：

第1レベルにある第1表面領域、前記第1レベルよりも低い第2レベルにある第2表面領域、および、前記第1表面領域と前記第2表面領域とを連結する段差側面領域を含む表面を有する基板と、前記基板の前記第1表面領域に形成されたチャネル領域と、前記チャネル領域を間にはさんで形成されたソース領域およびドレイン領域と、前記基板の前記表面上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第2絶縁膜と、前記第2絶縁膜上を介して前記浮遊ゲートに容量結合される制御ゲートと、を備えた不揮発性半導体記憶装置であって、前記ドレイン領域は、前記第2表面領域に形成され、前記第2表面領域と前記段差側面領域との間のコーナー部を覆っている低濃度不純物層と、前記低濃度不純物層に接続され、前記チャネル領域から離れた位置に形成された高濃度不純物層と、を含み、前記低濃度不純物層の不純物濃度は前記高濃度不純物層の不純物濃度よりも低く、前記段差側面領域には、前記低濃度不純物層に接続された極低濃度不純物層が形成されており、前記極低濃度不純物層に隣接する位置における前記チャネル領域の不純物濃度は、前記ソース領域に隣接する位置における前記チャネル領域の不純物濃度よりも高く、前記浮遊ゲートは、前記第1絶縁膜を介して、前記段差側面領域、および前記低濃度不純物層の少なくとも一部を覆っていることを特徴とする不揮発性半導体記憶装置。

IPC (5)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115

FI (3)：

H01L 29/78 371 ,  G11C 17/00 621 A ,  H01L 27/10 434