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J-GLOBAL ID：200903046793596630

半導体装置およびその製造方法

Inventor： 松井 裕一 ,  須賀 三雄 ,  鳥居 和功 ,  平谷 正彦 ,  藤崎 芳久
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1996333373
Publication number (International publication number)：1998173149
Application date： Dec. 13, 1996
Publication date： Jun. 26, 1998
Summary：

【要約】 (修正有)【課題】 容量記憶素子の絶縁膜としてぺロブスカイト系絶縁膜を用いる場合、下部電極としてPtが用いられる。Ptは蒸気圧が高いハロゲン化合物を持たないため、加工が困難であり、メモリの微細化のためにはPtを薄膜化する必要がある。しかし、Ptの膜厚が薄いと、Ptの結晶粒界を透過した酸素がバリア層まで拡散してバリア層を酸化させ、電気的な導通が失われるという問題点がある。そこで、Ptの結晶粒径を制御して酸素の透過パスを長くし、Ptを薄膜化してもバリア層が酸化されない構造を実現する。【解決手段】 Pt形成途中で成膜を停止した後に再びPt形成を行えば、結晶粒の膜厚方向の長さが膜厚よりも短くなり、酸素の透過パスである結晶粒界の長さを長くすることができる。成膜停止中に一時大気に曝す、スパッタエッチングを行う、加熱を行う等の処理を行ってもよい。

Claim (excerpt)：

第一の下部電極、第二の下部電極、絶縁膜、上部電極の順に積層されるキャパシタを備えた半導体装置において、該キャパシタの第二の下部電極の結晶粒の膜厚方向の大きさが、該第二の下部電極の膜厚よりも小さいことを特徴とする半導体装置。

IPC (8)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5)：

H01L 27/10 651 ,  H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 621 Z ,  H01L 29/78 371