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J-GLOBAL ID：200903046865948285

半導体装置及びその製造方法

Inventor： 奥村 秀樹 ,  大澤 明彦 ,  伊野 孝佳
Applicant, Patent owner： 株式会社東芝
Agent (1)： 竹村 壽
Gazette classification：公開公報
Application number (International application number)：2001078076
Publication number (International publication number)：2002280553
Application date： Mar. 19, 2001
Publication date： Sep. 27, 2002
Summary：

【要約】【課題】 セルピッチの間隔を十分シュリンクさせることができるトレンチ側面をチャネルとする縦型のパワーMOSFETを備えた半導体装置及びその製造方法を提供する。【解決手段】 トレンチに埋め込まれるポリシリコン等のゲート電極25をシリコン等の半導体基板21主面から所定の深さだけ後退させこの所定の深さ(x)をトレンチ端部からゲート絶縁膜の終端部までの距離(y)より長くし、更にそのトレンチ内にリフロー性のある絶縁膜(層間膜)26を埋め込み、トレンチの直上部のみに絶縁膜が残るようにドライエッチングもしくは異方性エッチングもしくは化学的機械的研磨(CMP)処理を行ったあとに絶縁膜26をリフローさせ、その後ソース領域23及びベース領域22に電気的に接続されるソース電極28及びドレイン電極29となるメタルを形成する。

Claim (excerpt)：

半導体基板と、前記半導体基板に形成され、前記半導体基板裏面に一面が露出しているドレイン領域と、前記半導体基板に形成され、前記ドレイン領域の他面と接し、部分的に複数の箇所で前記半導体基板主面に露出するベース領域と、前記半導体基板に形成され、一面が前記ベース領域と接し、他面が前記半導体基板主面に露出しているソース領域と、前記半導体基板主面から縦方向に底面が前記ドレイン領域中に配置されるように形成されたトレンチと、実質的に前記トレンチ側壁のみに形成されたゲート絶縁膜と、前記トレンチ内に埋め込まれ、その表面が前記ソース領域と前記ベース領域との接合面より上部にあり、且つ前記半導体基板主面より低い位置に形成されているゲート電極と、前記ゲート電極の表面及び前記トレンチの前記ゲート電極が埋め込まれていない部分に露出する前記ゲート絶縁膜上に形成されたシリコン窒化膜と、前記トレンチの前記ゲート電極が埋め込まれていない部分に前記シリコン窒化膜を介して埋め込まれたリフロー性の絶縁膜と、前記半導体基板裏面に前記ドレイン領域と接するように形成されたドレイン電極と、前記半導体基板主面に形成され、前記ソース領域及び前記ベース領域に接するソース電極とを備えたことを特徴とする半導体装置。

IPC (3)：

H01L 29/78 652 ,  H01L 29/78 653 ,  H01L 21/336

FI (4)：

H01L 29/78 652 F ,  H01L 29/78 653 C ,  H01L 29/78 658 G ,  H01L 29/78 658 J